[发明专利]一种高速快闪加交替比较式逐次逼近模数转换器

摘要

本发明公开了一种高速快闪加交替比较式逐次逼近模数转换器，包括第一及第二采样电路，第一及第二电容阵列，4bit快闪式sub‑ADC，交替比较器，逻辑控制电路和数字加权电路，第一及第二电容阵列均包括温度计码的高有效位电容阵列和亚二进制的低有效位电容阵列。利用本发明，通过在循环解析过程前加入了快闪式sub‑ADC，可以有效减少循环的次数，缩短解析时间；通过引入交替比较器，消除了传统结构中比较器的复位时间，突破了速度瓶颈，加快了解析速度；由于加入的快闪式sub‑ADC位数较低，并采用插值技术和动态电路结构，增加的功耗很小，实现成本比较低；此外，引入的交替比较器并不会增加总比较次数，因此功耗也不会增加。

主权项

一种高速快闪加交替比较式逐次逼近模数转换器，其特征在于，该模数转换器包括第一及第二采样电路(S/H)，第一及第二电容阵列(DAC)，4bit快闪式sub‑ADC(Flash)，交替比较器(CMP)，逻辑控制电路(SAR)和数字加权电路(DEC)，且第一及第二电容阵列(DAC)均包括温度计码的高有效位电容阵列(MSB)和亚二进制(sub‑2radix)的低有效位电容阵列(LSB)；其中，第一采样电路(S/H)分别与快闪式sub‑ADC(Flash)输入端及第一电容阵列(DAC)输出端相连接，第二采样电路(S/H)分别与快闪式sub‑ADC(Flash)输入端及第二电容阵列(DAC)输出端相连接；第一及第二电容阵列(DAC)的控制端通过选通开关连接到参考电压(Vref)或地(GND)，第一及第二电容阵列(DAC)的高有效位电容阵列(MSB)被分为15个等值电容Cf1，Cf2，……Cf15，与其连接的选通开关由快闪式sub‑ADC(Flash)的输出信号控制；交替比较器(CMP)连接到逻辑控制电路(SAR)的输入端，逻辑控制电路(SAR)的输出信号连接到低有效位电容阵列(LSB)的开关控制端；数字加权电路(DEC)输入端连接至快闪式sub‑ADC(Flash)的数字输出端和逻辑控制电路(SAR)的输出端；所述交替比较器(CMP)用于判断电容阵列(DAC)差分输出电压的符号，并传递给所述逻辑控制电路(SAR)；所述交替比较器(CMP)包括：第一及第二动态比较器(CMP1，CMP2)，一个失调校正电路(Offset calibration logic)和一个电荷泵电路(CP)，其中：第一动态比较器(CMP1)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第一动态比较器(CMP1)的输出端连接到失调校正电路的输入端；第二动态比较器(CMP2)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第二动态比较器(CMP2)的输出端连接到失调校正电路的输入端；第一动态比较器(CMP1)的输入对管的衬底电压连接电源电压VDD，第二动态比较器(CMP2)的输入对管的衬底电压通过开关连接到电荷泵电路(CP)的输出端；失调校正电路的输出连接到电荷泵电路(CP)的上拉管和下拉管的控制端；失调校正电路同时控制电荷泵电路(CP)输出端的开关，以 便校正电路选择需要校正的晶体管，从而实现对第二动态比较器(CMP2)失调电压的校准；所述第一动态比较器(CMP1)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；所述第二动态比较器(CMP2)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；所述第一及第二动态比较器(CMP1，CMP2)一直在不同状态下交替工作，并将判断结果输入到失调校正电路中做失调判断，根据判断结果，所述电荷泵电路(CP)用于对第二动态比较器(CMP2)的某一输入管的背栅做充放电处理，直到第二动态比较器(CMP2)与第一动态比较器(CMP1)的失调电压相等；所述第一及第二动态比较器一直在不同状态下交替工作，是一直在复位态和锁定态下交替工作。