[实用新型]浮点数除运算执行控制器

摘要

一种浮点数除运算执行控制器，包括浮点操作数配置控制模块、浮点数除运算器、脉冲发生分配控制器、结果输出控制模块；该执行控制器应用FPGA设计硬连接控制电路，在脉冲发生分配控制器产生的时序脉冲控制下自主完成参与运算的2个操作数的选择配置，运算结果的锁存，不需要系统对执行控制器的运算处理过程施加时序控制脉冲。该执行控制器能够实现除运算的四种处理方式，执行2个操作数都来自系统数据总线的运算，也能够执行1个操作数是上次运算的结果，避免每条指令运算结束都需要将运算结果写回的过程，并且在浮点数除法运算的过程中，系统能够并行从执行控制器读出上次运算的结果，提高了系统执行浮点数除法运算指令序列的速度。

主权项

一种浮点数除运算执行控制器，用于实现2个32位符合IEEE754标准的浮点数除法运算，其特征在于：该执行控制器包括浮点操作数配置控制模块（Ⅰ）、浮点数除运算器（Ⅱ）、脉冲发生分配控制器（Ⅲ）和结果输出控制模块（Ⅳ）；所述浮点操作数配置控制模块（Ⅰ）与浮点数除运算器（Ⅱ）、脉冲发生分配控制器（Ⅲ）、结果输出控制模块（Ⅳ）连接；所述浮点数除运算器（Ⅱ）还与结果输出控制模块（Ⅳ）连接；所述脉冲发生分配控制器（Ⅲ）还与结果输出控制模块（Ⅳ）连接；所述浮点操作数配置控制模块（Ⅰ）在脉冲发生分配控制器（Ⅲ）输出的时序脉冲控制下，完成浮点数除运算器（Ⅱ）输入的操作数1的选择，及操作数1和操作数2的配置和锁存；所述浮点数除运算器（Ⅱ）对浮点操作数配置控制模块（Ⅰ）输出的操作数1和操作数2进行运算，输出除法运算结果；所述脉冲发生分配控制器（Ⅲ）在满足启动工作的条件下，按照操作数的类型，发出操作数1和操作数2配置的时序脉冲，浮点数除运算器（Ⅱ）运算结果的锁存信号，以及除法运算结束信号；所述脉冲发生分配控制器（Ⅲ）在满足循环启动的条件下，自动启动脉冲发生分配控制器（Ⅲ）的工作；所述结果输出控制模块（Ⅳ）在脉冲发生分配控制器（Ⅲ）输出的结果锁存信号的作用下，将除法运算结果予以锁存，判断除法运算结果是否异常，系统能够读出除法运算结果。