[发明专利]基于通用测试平台的雷达信号单元性能测试与故障诊断系统

摘要

基于通用测试平台的雷达信号单元性能测试与故障诊断系统，它涉及雷达电路故障检测与诊断技术领域。它包含通用测试平台、测试程序集、接口连接组件和接口测试适配器和被测信号处理单元，通用测试平台为测试程序集、程控电源、频谱仪、信号发生器、数字示波器、数字三用表、数字I／O、通信接口、多路ADC及多路DAC等通用测试仪器和硬件资源，测试平台通过接口连接组件和接口测试适配器连接，采用通用测试平台+接口测试适配器的系统架构，具有很强的通用性和可扩展性，可以多种装备共用同一个测试平台，接口测试适配器采用FPGA+ARM的硬件架构，具有很强的通用性、扩展性和可重构性。

主权项

基于通用测试平台的雷达信号单元性能测试与故障诊断系统，其特征在于它包含通用测试平台(1)、测试程序集(2)、接口连接组件(3)和接口测试适配器(4)和被测信号处理单元(5)，通用测试平台(1)为测试程序集(2)、程控电源、频谱仪、信号发生器、数字示波器、数字三用表、数字I／O、通信接口、多路ADC及多路DAC等通用测试仪器和硬件资源，通用测试平台(1)通过接口连接组件(3)和接口测试适配器(4)连接，接口测试适配器(4)主要产生测试被测信号处理单元(5)所需的模拟中频回波激励信号，同时将激励响应信号适配进入测试系统，并进行部分响应信号的分析，接口测试适配器(4)采用FPGA+ARM的硬件架构，FPGA内部配置一定容量的双口RAM作为FPGA的控制寄存器，并将其作为ARM的外部扩展存储器，ARM通过修改这些控制寄存器的值来实现对FPGA的有效控制，ARM首先接收来自通用测试平台(1)的测试控制指令，然后将指令进行译码后写入FPGA的相应控制寄存器，FPGA根据控制寄存器中的指令来产生相应的激励信号，通过高速DAC输出，同时，FPGA还控制高速ADC完成部分激励响应信号的采样和分析，FPGA的时钟可以配置成板载50MHz晶振，或直接由通用测试平台(1)中的任意信号发生器提供，在调试状态采用板载晶振，正常工作状态则由通用测试平台(1)提供90MHz工作时钟，以保证和被测信号处理单元(5)时钟同源。