[发明专利]用于减少串行解串发送器上电源引起的抖动的装置和方法有效
| 申请号： | 201310287887.2 | 申请日： | 2013-07-10 |
| 公开（公告）号： | CN103546163B | 公开（公告）日： | 2018-05-22 |
| 发明（设计）人： | V·冉文楚柆;D·冉嘉帕沙;H·梅尔 | 申请（专利权）人： | 德克萨斯仪器股份有限公司 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 北京纪凯知识产权代理有限公司 11245 | 代理人： | 赵蓉民 |
| 地址： | 美国德*** | 国省代码： | 暂无信息 |
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| 摘要： | 本申请涉及串行解串发送器上的电源引起的抖动的减少。在本发明的实施例中，由提供电力给传输电路的电源为PLL（锁相环）电路中的分频器供电。该PLL被配置为接收第一DC（直流电）基准电压、第二DC电压和基准时钟信号。该PLL被配置为产生传输时钟信号。传输电路被配置为接收传输时钟信号、第二DC电压和数据总线，其中该数据总线包括并行的多个数据比特。该传输电路串行传输数据。 | ||
| 搜索关键词： | 用于 减少 串行 发送 电源 引起 抖动 装置 方法 | ||
【主权项】：
1.一种用于减少串行解串发送器上电源引起的抖动的通信设备，其包括：PLL电路即锁相环电路，该PLL包括分频器，其中所述PLL被配置为接收第一DC基准电压即直流基准电压、第二DC电压和基准时钟信号，并且其中所述PLL被配置为产生传输时钟信号；传输电路，该传输电路被配置为接收所述传输时钟信号、所述第二DC电压、数据总线，其中所述数据总线包括多个并行的数据比特，并且其中所述传输电路串行传输数据；其中所述第二DC电压提供电力给所述分频器和所述传输电路。
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