[发明专利]流水线模数转换器

摘要

本发明公开了一种流水线模数转换器，至少包括一个由相邻两个级模块组成的周期单元，周期单元的两级级模块共用一对相同的电容网络一和二，电容网络一和二分别包括两个相同电容、两个开关以及四个端口，通过对时钟信号的控制，能够使电容网络一和二的开关以及端口的连接状态进行切换，使周期单元能够分别处于四种连接关系中，四种连接关系中前一级模块利用一个电容网络和另一电容进行采样时、后一级模块利用另一个电容网络进行余量放大，前一级模块利用一个电容网络进行余量放大时、后一级模块同时利用该电容网络进采样、另一个电容网络闲置。本发明能实现相邻级模块之间的电容共享，减少整体电容尺寸，降低功耗和面积。

主权项

一种流水线模数转换器，其特征在于，流水线模数转换器包括由多个级模块组成的流水线模数转换结构，各级所述级模块都包括一模拟信号输入端、数字信号输出端和模拟信号输出端；第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端；各级所述级模块包括子模数转换器和余量增益电路，各级所述级模块的子模数转换器将输入模拟信号转换为数字信号输出；各级所述级模块的余量增益电路包括子数模转换器，通过所述子数模转换器将输出的数字信号转化成中间模拟信号，各级所述级模块的余量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过一运算放大器将该模拟信号余量放大后形成输出模拟信号；各级所述级模块的余量增益电路包括采样模式和保持模式两种工作模式，各级所述级模块的余量增益电路的工作模式由一对互为反相的第一时钟信号和第二时钟信号控制，各奇数级的所述级模块的余量增益电路的工作模式相同且和各偶数级的所述级模块的余量增益电路的工作模式都相反；所述流水线模数转换器至少包括一个由相邻两个所述级模块组成的周期单元；所述周期单元的前一级模块包括：前一级子模数转换器、前一级子数模转换器、电容一和前一级运算放大器；所述周期单元的后一级模块包括：后一级子模数转换器、后一级子数模转换器和后一级运算放大器；所述周期单元还包括前一级模块和后一级模块共用的电容网络一和电容网络二；所述电容网络一包括电容二和电容三，所述电容二和电容三的电容值相等且为所述电容一的电容值的一半；所述电容二和所述电容三的第一端连接在一起，所述电容二的第二端和开关一的第一端相连，所述电容三的第二端和开关二的第一端相连，所述开关一和所述开关二的第二端连接在一起，令所述电容二的第一端为T端，所述电容二的第二端为FB端，所述电容三的第二端为DAC端，所述开关一的第二端为B端；所述电容网络二具有和所述电容网络一的相同结构，所述电容网络一的所述开关一和所述开关二连接第三时钟信号、并在所述第三时钟信号的控制下进行开关，所述电容网络二的所述开关一和所述开关二连接第四时钟信号、并在所述第四时钟信号的控制下进行开关；所述第三时钟信号和所述第四时钟信号互为反相，且所述第三时钟信号和所述第四时钟信号的时钟周期为所述第一时钟信号和所述第二时钟信号的时钟周期的两倍；在所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的控制下实现所述周期单元的所述电容网络一和所述电容网络二在前一级模块和后一级模块之间共用，共包括如下连接关系：第一种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于采样模式，所述周期单元的前一级模块的输入模拟信号连接到所述电容网络一的B端和所述电容一的第一端，所述电容网络一的所述开关一和所述开关二闭合，所述电容网络一的T端和所述电容一的第二端相连并接地，所述前一级子模数转换器的输入端连接所述周期单元的前一级模块的输入模拟信号、所述前一级子模数转换器的输出端连接所述前一级子数模转换器的输入端，所述前一级子数模转换器的输出端和所述电容一的第二端之间断开连接，所述电容网络一的FB端和DAC端都悬空；所述周期单元的后一级模块工作于保持模式，所述电容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大器的输出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开从而使所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述电容网络二的DAC端和所述后一级子数模转换器的输出端相连，所述电容网络二的FB端和所述后一级运算放大器的输出端相连，所述后一级运算放大器的输出端的输出余量放大后的输出模拟信号并作为所述周期单元的后一级模块的下一级模块的输入模拟信号；第二种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于保持模式，所述前一级子数模转换器的输出端和所述电容一的第二端相连接，所述电容网络一的T端和所述电容一的第二端相连并连接所述前一级运算放大器的反相输入端，所述电容网络一的FB端和DAC端都悬空，所述电容网络一的B端和所述前一级运算放大器的输出端连接，所述前一级运算放大器的输出端的输出余量放大后的输出模拟信号并作为所述周期单元的后一级模块的输入模拟信号；所述周期单元的后一级模块工作于采样模式，所述电容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大器的输出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开从而使所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述电容网络二的DAC端和FB端都悬空，所述周期单元的后一级模块的输入模拟信号输入到所述后一级子模数转换器的输入端、所述后一级子模数转换器的输出端连接所述后一级子数模转换器的输入端；第三种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三时钟信号为低电平和所述第四时钟信号为高电平，将所述第一种连接关系的所述电容网络一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第三种连接关系；第四种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三时钟信号为低电平和所述第四时钟信号为高电平，将所述第二种连接关系的所述电容网络一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第四种连接关系。