[发明专利]基于FPGA的高分辨率时间间隔测量装置

摘要

本发明提供了一种高分辨率的短时间间隔测量装置，主要解决直接计数法中测量分辨率受限于参考时钟频率的问题。该测量装置包括开始游标延迟链、结束游标延迟链、触发器单元及数据采集与传输模块，其中开始游标延迟链、结束游标延迟链均由路径延时单元和桥接单元级联组成。输入的开始信号Start、结束信号Stop分别经过路径延时单元、桥接单元的延时后进入触发器单元，触发器单元对延时后的Start、Stop信号进行边沿重合检测，通过检测结果中低电平跳变为高电平的位置得出时间间隔测量值，并通过数据采集与传输模块输出。本发明具有测量分辨率高、全数字化、性价比高、抗干扰性强的优点，可用于通信网络、卫星定位中的时间间隔测量。

主权项

一种基于FPGA的高分辨率时间间隔测量装置，包括开始游标延迟链（1）、结束游标延迟链（2）、触发器单元（3）和数据采集与传输模块（4）；所述的开始游标延迟链（1）由n个第一路径延时单元（11）与n个桥接单元（12）级联组成，结束游标延迟链（2）由n个第二路径延时单元（21）与n个桥接单元（22）级联组成，其中1≤n≤139；开始游标延迟链（1）对输入的待测时间间隔信号Start经过逐级延时后进入触发器单元（3），结束游标延迟链（2）对输入的待测时间间隔信号Stop经过逐级延时后进入触发器单元（3），触发器单元（3）对延时后的Start、Stop信号进行边沿重合检测，检测结果通过数据采集与传输模块（4）对外输出时间间隔测量值，其特征在于：所述的第一路径延时单元（11）和第二路径延时单元（21），均由FPGA芯片内的物理布线资源组成，分别用于对输入的待测时间间隔信号Start、Stop信号进行延时；所述的桥接单元（12）和桥接单元（22），均由FPGA内输入或输出延时器件组成，分别用于对游标延迟链1和游标延迟链2的物理布线路径进行控制和调整。