[发明专利]一种FPGA原型验证板堆叠的时钟同步装置及系统

摘要

本发明实施例公开了一种FPGA原型验证板堆叠的时钟同步装置及系统。其中的FPGA原型验证板堆叠的时钟同步装置包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，其中主控芯片进一步包括第一数据选择器，第二数据选择器，时钟管理单元和全局时钟缓冲器，主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚。本发明实施例用以通过主控芯片内锁相环反馈，主控芯片内部走线和外部PCB板相应的走线时延相等，使得输出至各从FPGA芯片的时钟实现同步。

主权项

一种FPGA原型验证板堆叠的时钟同步装置，其特征在于，包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，其中主控芯片进一步包括第一数据选择器，第二数据选择器，时钟管理单元和全局时钟缓冲器，主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚，所述时钟芯片用于产生本地晶振时钟信号；所述第一数据选择器的两个输入端口分别通过本地时钟输入引脚输入本地晶振时钟信号，通过堆叠时钟输入引脚输入堆叠时钟输入信号，通过选择信号引脚的高低电平控制输入为本地晶振时钟信号或堆叠时钟输入信号；所述第二数据选择器的两个输入端口通过反馈时钟输入引脚输入反馈时钟输入信号，通过选择信号输入引脚的高低电平控制输入为任一的反馈时钟输入信号；所述第一数据选择器的输出端口的输出信号输入至时钟管理单元的时钟输入端口，第二数据选择器的输出端口的输出信号输入至时钟管理单元的反馈时钟输入端口；所述时钟管理单元的输出端口的输出信号输入至全局时钟缓冲器，再通过全局时钟缓冲器输出多路同步时钟信号，通过从FPGA时钟同步时钟信号输出引脚输出FPGA时钟同步时钟信号至从FPGA芯片，通过高速接口同步时钟信号输出引脚输出高速接口同步时钟信号，通过反馈时钟同步时钟信号输出引脚输出反馈时钟同步时钟信号至反馈时钟输入引脚，时钟管理单元的锁相环调整时钟管理单元的时钟输入端口以及反馈时钟输入端口同频同相。