[发明专利]执行并行存储测试的装置和方法

摘要

本发明涉及半导体装置(DV1)，其包括N个存储模块(MEM₀-MEM_N-1)，N大于或等于3，每个模块包括以行和列排列的存储单元阵列；写入电路(WCT)，其与每个模块相连并且被配置为将数据(ID)写入所述存储单元；读取电路(RCT)，其与每个模块相连并且被配置为提供来自所述存储单元的输出数据(OD₀-OD_N-1)；模块选择电路(MDEC)，其被配置为在常规操作模式下单独选择一个存储模块(MEM₀-MEM_N-1)，在并行模式下集体选择所述模块中的两者或更多者；以及比较器电路(CMP)，其与所述N个模块相连并且被配置为在所述并行模式下比较由所述N个模块提供的输出数据。

主权项

半导体装置(DV1、DV2)，包括：‑N个存储模块(MEM₀‑MEM_N‑1、MEM0'‑MEM2')，N大于或等于3，每个模块包括以行和列排列的存储单元阵列，‑写入电路(WCT)，其与每个模块相连并且被配置为将数据(ID)写入所述存储单元，‑读取电路(RCT)，其与每个模块相连并且被配置为提供来自所述存储单元的输出数据(OD₀‑OD_N‑1)，‑模块选择电路(MDEC)，其被配置为在常规操作模式下单独选择一个存储模块(MEM₀‑MEM_N‑1、MEM0'‑MEM2')，在并行模式下集体选择所述模块中的两者或更多者，以及‑比较器电路(CMP、CMP')，其与所述N个模块相连并且被配置为在所述并行模式下比较由所述N个模块中的至少两者提供的输出数据，其特征在于：‑所述N个存储模块包括一个被指定为参考模块的模块(MEM₀、MEM0')和N‑1个被指定为辅助模块的模块(MEM₁‑MEM_N‑1、MEM1'、MEM2')，‑所述比较器电路(CMP、CMP')被配置为将由每个辅助模块提供的输出数据(OD₁‑OD_N‑1)与由所述参考模块提供的输出数据(OD₀)进行比较，以及‑所述半导体装置被配置为将来自所述参考模块(MEM₀、MEM0')的输出数据(OD₀)提供给数据验证装置(ATE)。