[发明专利]高精度带隙基准电路

摘要

本发明涉及集成电路领域。为尽量减小失调电压的影响，本发明采取的技术方案是，高精度带隙基准电路，由PMOS管P1、P2、P3、P4，NMOS管N1、N2，三极管Q1、Q2组成，此外还包括10个coms开关，使N1与N2轮流与C点和D点相连接，并且N1与N2两条支路轮流与A点和B点相连接；或者，Q1与Q2轮流与P1和P2相连接。本发明主要应用于高精度带隙基准电路的设计制造。

主权项

一种高精度带隙基准电路，由PMOS管P1、P2、P3、P4，NMOS管N1、N2，三极管Q1、Q2组成，其特征是，PMOS管P1、P2的栅极相连，PMOS管P1、P2的源极接电源，PMOS管P1的漏极接两个CMOS开关的输入端，PMOS管P1的漏极连接的两个CMOS开关的输出端分别各自连接到C点、D点，与PMOS管P1的漏极连接且输出端连接到C点的CMOS开关的负、正时钟端分别对应连接脉冲信号X2、脉冲信号X2反相信号，与PMOS管P1的漏极连接且输出端连接到D点的CMOS开关的正、负时钟端分别对应连接脉冲信号X2、脉冲信号X2反相信号；PMOS管P2的漏极连接的两个CMOS开关的输出端分别各自连接到C点、D点，与PMOS管P2的漏极连接且输出端连接到C点的CMOS开关的正、负时钟端分别对应连接脉冲信号X2、脉冲信号X2反相信号，与PMOS管P2的漏极连接且输出端连接到D点的CMOS开关的负、正时钟端分别对应连接脉冲信号X2、脉冲信号X2反相信号；三极管Q1、Q2基极相连且连接到C点，三极管Q1的发射极经电阻Rn连接到三极管Q2的发射极，三极管Q1的发射极经电阻Rs接地；PMOS管P3、P4的源极接电源，PMOS管P3、P4的栅极相连，PMOS管P3、P4的漏极分别对应连接NMOS管N1、N2的源极，NMOS管N1、N2的漏极相连并经电阻Rt接地；PMOS管P3的漏极连接的两个CMOS开关的输出端分别各自连接到A点、B点，与PMOS管P3的漏极连接且输出端连接到A点的CMOS开关的负、正时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号，与PMOS管P3的漏极连接且输出端连接到B点的CMOS开关的正、负时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号；PMOS管P4的漏极连接的两个CMOS开关的输出端分别各自连接到A点、B点，与PMOS管P4的漏极连接且输出端连接到A点的CMOS开关的正、负时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号，与PMOS管P3的漏极连接且输出端连接到B点的CMOS开关的负、正时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号；NMOS管N1的漏极连接的两个CMOS开关的输出端分别各自连接到C点、D点，与NMOS管N1的漏极连接且输出端连接到C点的CMOS开关的负、正时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号，与NMOS管N1的漏极连接且输出端连接到D点的CMOS开关的正、负时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号；NMOS管N2的漏极连接的两个CMOS开关的输出端分别各自连接到C点、D点，与NMOS管N2的漏极连接且输出端连接到C点的CMOS开关的正、负时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号，与NMOS管N2的漏极连接且输出端连接到D点的CMOS开关的负、正时钟端分别对应连接脉冲信号X1、脉冲信号X1反相信号；A、B、C、D点分别为PMOS管P1、P3栅极、三极管Q1、Q2集电极。