[发明专利]基于FPGA的多通道HDLC数据处理方法

摘要

本发明公开了一种基于FPGA的多通道HDLC数据处理方法，以FPGA为控制处理核心，实现对HDLC数据的处理。该方法的实现过程是：输入数据为串行数据流，同时提供帧同步信号和同步时钟，根据高级链路控制方式，检测到“01111110”六个连1，即视为检测到帧标记（FLAG）,在后续的比特流中，进行删零和CRC校验，当检测到下一个FLAG数据后，检测数据的完整性和CRC校验值是否正确。将处理数据包存入数据存储器。在发送侧，获取发送数据存储区的数据，对于5个连续的“1”添加1个“0”，同时计算CRC校验值，当数据发送完毕后，将获取到的CRC校验数据一并发送出去。该方法可实现多个通道的HDLC数据的收发，以及处理不同速率的数据，同时进行CRC的校验，并将处理完毕的数据包保存到指定的数据存储取。

主权项

一种基于FPGA的多通道HDLC数据处理方法，其特征在于，在FPGA上实现多路复用信号E1 TDM数据码流的输入输出及HDLC数据的处理；（1）根据E1 TDM提供的帧同步信号、采样时钟或根据数据提取的帧同步信号，FPGA将串行的数据流转化为多通道并行数据存储到FPGA上指定的的双接收缓存区中；设置码流的每个时隙对应的用于HDLC数据收发处理的HDLC模块的序号，不同时隙可设置相同的HDLC模块；每个时隙分配一个FPGA上HDLC模块序号寄存器，用于HDLC模块序号的选择；按照序号低的八位组在前的顺序，根据对应的FPGA上的接收寄存器中指定的HDLC模块的序号，调用HDLC模块入口，进行数据的处理；HDLC模块接收到对应时隙的八位组数据，逐位比较，进行连’1’计数处理；当比特为‘0’时，若出现了5个连‘1’，则将该比特剔除；或者出现6个连‘1’，说明检测到了标记FLAG,则判定CRC校验电路的校验结果及数据的完整性；若接收到的正常比特，将该有效比特放入到对应的CRC校验电路中，每次处理一个比特；每次处理一个比特的方式可将数据处理的时间均分到每个时刻，最后将数据另存到指定的FPGA上的接收缓存区中；（2）当检测到有数据需要发送，每次提取一个八位组，检测5个连‘1’，后面数据添‘0’，经过添‘0’的处理后的数据重组，依次取出其中的八位组，并根据对应时隙的HDLC模块序号寄存器输入到指定的HDLC模块处理，处理后的数据输出到对应的FPGA上的发送缓存区；在检测5个连‘1’时，对每个比特进行判断同时，进行CRC校验电路检验，产生校验码，直到发送最后一个比特，将CRC校验电路校验值添加到按照数据模式发送。