[发明专利]片上终结电路、存储器件和模块及操练片上终结器方法无效
| 申请号： | 201110042207.1 | 申请日： | 2011-02-22 |
| 公开（公告）号： | CN102194515A | 公开（公告）日： | 2011-09-21 |
| 发明（设计）人： | 全英珍 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 钱大勇 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 一种存储器件，包括：存储器件，具有包括存储器单元阵列的存储器核；数据输入/输出管脚，通过数据缓冲器连接到该存储器核；和片上终结电路。片上终结电路包括：终结电路，被配置为在该输入/输出数据管脚处提供终结阻抗，该终结电路具有基于异步控制信号ACS的存在有选择地将终结阻抗连接到该输入/输出数据管脚的开关器件，其中该ACS是基于存储器写命令的存在产生的。该存储器件还包括训练电路，包括：异步信号延迟器，被配置为延迟ACS信号到终结电路的信号路径；和比较单元，被配置为比较ACS信号和参考信号之间的相位差，该比较单元包括相位检测器和重复延迟器，其中该重复延迟器被配置为延迟该ACS信号到该相位检测器的信号路径，并且该相位检测器被配置为输出该相位差作为训练结果。 | ||
| 搜索关键词： | 终结 电路 存储 器件 模块 操练 方法 | ||
【主权项】：
一种片上终结ODT电路，包括：第一终结电路，被配置为在输入/输出数据节点处提供第一终结阻抗；第二终结电路，被配置为在该输入/输出数据节点处提供第二终结阻抗；和控制电路，被配置为对输出使能信号DOEN和异步控制信号ACS执行逻辑运算以输出第一控制信号和第二控制信号以分别有选择地激活第一终结电路和第二终结电路，以有选择地在该输入/输出数据节点上提供第一终结阻抗、第二终结阻抗、或第一终结阻抗和第二终结阻抗二者。
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