[发明专利]一种三模冗余容错计算机控制周期同步装置

摘要

一种三模冗余容错计算机控制周期同步装置，包括单机A、B、C、表决电路以及配置于A、B、C内的控制周期中断管理模块。单机A、B、C将各自的控制周期时钟同时输入到表决电路；表决电路利用其内部的表决单元和线与逻辑对输入的控制周期进行三选二表决，产生统一的控制周期时钟；单机A、B、C利用统一的控制周期时钟响应控制周期中断；控制周期中断管理模块在控制周期中断开始后关闭控制周期中断，并在经过一定延时候重新开启单机A、B、C的控制周期中断。本发明利用简单的电路设计方案，三模冗余容错计算机的高可靠性的控制周期同步控制，能容忍所有的单重故障模式，包括常0或常1故障，以及时钟漂移故障(包括高频振荡和频率变慢)。

主权项

一种用于三模热备份冗余容错的计算机控制周期同步装置，其特征在于，包括：单机A、B、C、表决电路以及配置于A、B、C内的控制周期中断管理模块；单机A、B、C将各自独立的控制周期时钟clk_a、clk_b、clk_c同时输出给表决电路；表决电路对clk_a、clk_b、clk_c的电平进行三取二表决，将产生同步控制时钟clk_tmr输出到单机A、B、C中；单机A、B、C同时响应clk_tmr进入控制周期中断；单机A、B、C中的控制周期中断管理模块关闭控制周期中断，并在经过预先设定的控制周期高电平宽度clk_pos和延迟时间clk_delay后打开单机A、B、C的控制周期中断；所述表决电路由三个表决单元x、y、z和线与逻辑组成；x的输入端与clk_a、clk_b相连；y的输入端与clk_b、clk_c相连；z的输入端与clk_a、clk_c相连；x、y、z将输入控制周期时钟分别经与非处理后输出到线与逻辑；线与逻辑对输入信号进行线与处理后产生clk_tmr输出。