[发明专利]一种数模转换开关电路

摘要

本发明涉及一种数模转换开关电路，它包括一正D/A开关支路和一负D/A开关支路，其中，所述正D/A开关支路包括串联的一正电平转换模块和一正开关模块，所述负D/A开关支路包括串联的一负电平转换模块和一负开关模块。本发明通过变换D/A转换电路中的开关模块的栅级电压，从而来避免在BCD工艺下，由于栅源、栅衬电压太大而导致的栅氧层击穿问题。本发明可以广泛适用到其他位数的D/A转换电路中。

主权项

一种数模转换开关电路，它包括一正D/A开关支路和一负D/A开关支路，其中，所述正D/A开关支路包括串联的一正电平转换模块和一正开关模块，所述负D/A开关支路包括串联的一负电平转换模块和一负开关模块，其特征在于，所述正电平转换模块包括第一反相器、依次串联在一外部电源与地之间的第五MOS管、第三MOS管和第一MOS管以及第六MOS管、第四MOS管和第二MOS管，还包括依次串联在所述外部电源与1/2外部电源之间的第七MOS管和第九MOS管以及第八MOS管和第十MOS管，其中，所述第五MOS管的源极和衬底相连至所述外部电源，其栅极与所述第七MOS管的栅极以及第六MOS管的漏极连接；所述第三MOS管的源极和衬底相连至第五MOS管的漏极和第六、第八MOS管的栅极，其栅极与第四MOS管的栅极相连至所述1/2外部电源；所述第一MOS管的漏极与第三MOS管的漏极连接，其栅极与所述第一反相器的输入端相连，并接收一正逻辑输入信号，其源极和衬底相连至地；第六MOS管的源极和衬底相连至所述外部电源；所述第四MOS管的源极和衬底相连至第六MOS管的漏极；所述第二MOS管的漏极与第四MOS管的漏极连接，其栅极与所述第一反相器的输出端相连，其源极和衬底相连至地；第七MOS管的源极和衬底相连至所述外部电源；所述第九MOS管的漏极分别与第七MOS管的漏极、第十MOS管的栅极连接，并输出第二正逻辑输出信号，其源极和衬底相连至所述1/2外部电源，其栅极与所述第十MOS管的漏极连接，并输出第一正逻辑输出信号；所述第八MOS管的源极和衬底相连至所述外部电源，其漏极与所述第十MOS管的漏极连接；该第十MOS管的源极和衬底相连至所述1/2外部电源；所述正开关模块包括第一PMOS管和第一NMOS管，其中，所述第一PMOS管的栅极接收所述第一正逻辑输出信号，其源极与所述第一NMOS管的源极连接，并接收一正输入电压信号，其漏极与所述第一NMOS管的漏极连接，并输出一正输出电压信号，其衬底与所述外部电源连接；所述第一NMOS管的衬底与所述1/2外部电源连接，其栅极接收所述第二正逻辑输出信号；所述负电平转换模块包括第二反相器、依次串联在所述1/2外部电源与地之间的第十三MOS管和第十一MOS管以及第十四MOS管和第十二MOS管，其中，所述第十三MOS管的源极和衬底相连至所述1/2外部电源，其栅极与所述第十四MOS管的漏极连接，并输出第一负逻辑输出信号，其漏极与所述第十一MOS管的漏极连接；该第十一MOS管的栅极与所述第二反相器的输入端相连，并接收一负逻辑输入信号，其源极和衬底相连至地；所述第十四MOS管的源极和衬底相连至所述1/2外部电源，其栅极与所述第十三MOS管的漏极连接，并输出第二负逻辑输出信号，其漏极与所述第十二MOS管的漏极连接；该第十二MOS管的栅极与所述第二反相器的输出端相连，其源极和衬底相连至地；所述负开关模块包括第二PMOS管和第二NMOS管，其中，所述第二PMOS管的栅极接收所述第一负逻辑输出信号，其源极与所述第二NMOS管的源极连接，并接收一负输入电压信号，其漏极与所述第二NMOS管的漏极连接，并输出一负输出电压信号，其衬底与所述1/2外部电源连接；所述第二NMOS管的衬底与地连接，其栅极接收所述第二负逻辑输出信号。