[发明专利]用于数字电路的时钟电路

摘要

本发明涉及一种在由以速率R运行的时钟驱动的数字电路中节省功率的方法，包括在当所述数字电路以容量小于其最大容量操作的时候的周期期间，将所述速率R降低为更低的速率R′，并且其中从速率R改变为速率R′作为平滑转换实现。

主权项

一种用于设计成能由以速率R运行的时钟驱动的数字电路的时钟电路，其中R＝1/P，并且P是周期，包括：具有周期PHS的高速时钟；具有时钟启动输入端、用于接受整数n的输入端，和用于接受整数q的输入端的控制器；用于产生具有周期P和P+m的输出时钟的数字时钟发生器，其中P＝n*PHS，并且m是整数；用于选择一个响应于来自所述控制器的信号的所述输出时钟的无低频干扰时钟选择器；和其中所述控制器响应于时钟停用/启动信号以停止和起动所述输出时钟，和进一步其中所述控制器被配置成在当所述数字电路以降低的容量操作的时候的周期期间将时钟速率R降低为更低的速率R′，其中所述控制器被配置成在从时钟速率R转换到更低的速率R’期间插入q个静止周期，和其中响应于时钟停用信号，所述控制器被配置停止输出时钟，直到接收到新的时钟启动信号为止。