[发明专利]用以增强存储单元阵列容量和密度的亚阈值敏感放大电路

摘要

一种用以增强存储单元阵列容量和密度的亚阈值敏感放大电路，设有五个PMOS管P1～P5及六个NMOS管N1～N6，PMOS管P1源端接电源，漏端与P4、P5的源端相连，PMOS管P2源端接电源，漏端与P4的栅端、NMOS管N1的漏端连接于位线BL，PMOS管P3源端接电源，漏端与P5的栅端、NMOS管N2的漏端连接于位线非NBL，NMOS管N3的栅端、N4的栅端与P1的栅端连接于敏感放大器使能信号pre，NMOS管N3的源端、N4的源端与地连接，NMOS管N1的源端及N2的源端与地连接，NMOS管N5的源端及N6的源端与地连接，PMOS管P2栅端、P4的漏端、与NMOS管N3的漏端、N1的栅端、N5的漏端、N6的栅端连接，PMOS管P3栅端、P5的漏端、与NMOS管N4的漏端、N2的栅端、N5的栅端、N6的漏端连接。

主权项

一种用以增强存储单元阵列容量和密度的亚阈值敏感放大电路，其特征在于：设有包括五个PMOS管P1～P5及六个NMOS管N1～N6，共11个晶体管，其中，PMOS管P1的源端接电源，PMOS管P1的漏端与PMOS管P4及PMOS管P5的源端共同连接；PMOS管P2的源端接电源，PMOS管P2的漏端与PMOS管P4的栅端以及NMOS管N1的漏端共同连接于一点且此点连接位线BL；PMOS管P3的源端接电源，PMOS管P3的漏端与PMOS管P5的栅端以及NMOS管N2的漏端共同连接于一点且此点连接位线非NBL；NMOS管N3的栅端与NMOS管N4的栅端以及PMOS管P1的栅端共同连接于一点且此点连接本放大电路的使能端pre；NMOS管N3的源端及NMOS管N4的源端均与地连接，NMOS管N1的源端及NMOS管N2的源端均与地连接，NMOS管N5的源端及NMOS管N6的源端均与地连接，PMOS管P2的栅端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管N1的栅端、NMOS管N5的漏端以及NMOS管N6的栅端共同连接；PMOS管P3的栅端、PMOS管P5的漏端、NMOS管N4的漏端、NMOS管N2的栅端、NMOS管N5的栅端以及NMOS管N6的漏端共同连接。