[发明专利]基于时间域的逐次逼近型ADC用的比较器

摘要

基于时间域的逐次逼近型ADC用的比较器，属于数据转换器技术领域，其特征在于，该比较器由电压控制延迟的电压时间转换电路，正反馈的时间-数字转换电路以及电平RS所存器依次串连组成；由于采用时间到数字转换技术，再用电平RS所存器代替DFF触发器，因而能在60MHz的速度下分辨出低于10uV的输入电压差，同时本发明没有使用任何电阻，电容远见，因而面积小，功耗低。

主权项

1. 基于时间域的逐次逼近型ADC用的比较器，其特征在于，含有：电压控制延迟的电压-时间转换电路，正反馈时间-数字转换电路和电平RS锁存器：所述电压控制延迟的电压-时间转换电路含有：第一PMOS管(M5)，第二PMOS管(M6)，以及四个NMOS管：第一NMOS管(M1)，第二NMOS管(M2)，第三NMOS管(M3)和第四NMOS管(M4)，其中，所述第一NMOS(M1)的源极和第二NMOS管(M2)的源极接地，该第一NMOS管(M1)的栅极接参考信号VREF，该第二NMOS(M2)的栅极接输入电压(VIN)，该第一NMOS管(M1)的漏极和所述第三NMOS管(M3)的源极相连，该第二NMOS管(M2)的漏极与所述第四NMOS管(M4)的源极相连，所述第一PMOS管(M5)的源极，第二PMOS管(M6)的源极共同接高电平(VDD)，该第一PMOS管(M5)的漏极和第三NMOS管(M3)的漏极相连，该第二PMOS管(M6)的漏极与第四NMOS管(M4)的漏极相连，所述第一PMOS管(M5)，第二PMOS管(M6)，第三NMOS管(M3)，第四NMOS管(M4)这四个管子的栅极互连后接控制信号CCLK，该控制信号CCLK经过第五反相器(I5)后输出反相器控制信号CCLKN；所述正反馈时间数字转换电路，含有：四个PMOS管：第三PMOS管(M11)，第四PMOS管(M12)，第五PMOS管(M13)和第六PMOS管(M14)，还含有：四个NMOS管：第五NMOS管(M7)，第六NMOS管(M8)，第七NMOS管(M9)以及第六NMOS管(M10)，其中：所述第五至第八这四个NMOS管的源极共地，该第五NMOS管(M7)的栅极，第六NMOS管(M8)的栅极互连后接所述反相的控制信号CCLKN，该第七NMOS管(M9)的栅极和所述第五PMOS管(M13)的栅极互连后形成该正反馈时间-数字转换电路的第一个输出端，该第八NMOS管(M10)和所述第六PMOS管(M14)的栅极互连后形成第二个输出端，所述正反馈时间-数字转换电路的第一个输出端同时和所述第四PMOS管(M12)的漏极，第六PMOS管(M8)的漏极和第八PMOS管(M10)的漏极相连，所述正反馈时间-数字转换电路的第二个输出端同时和所述第三PMOS(M11)漏极，第五NMOS管(M7)的漏极相连，所述第四PMOS管(M12)的栅极和所述第四NMOS管(M4)的漏极相连，所述第三PMOS管(M11)和所述第三NMOS管(M3)的漏极相连，形成所述电压控制延迟的电压-时间转换电路的两个信号输出端：另外所述第五PMOS管(M13)源极、第六PMOS管(M14)的源极互连后接高电压(VDD)；所述电平RS所存器，由一或非门(NOR1)，第二或非门(NOR2)组成，所述正反馈时间-数字转换电路的第一个输出端输出的信号依次正向经过第一反相器(I1)，第二反相器(I2)后输入所述第一或非门(NOR1)的R输入端，而所述正反馈时间-数字转换电路的第二个输出端输出的信号依次正向经过所述第二或非门(NOR2)后输入所述第二或非门(NOR2)的S输入端而该第一或非门(NOR1)的信号输出DP则与所述第二或非门(NOR2)的R输入端相连，而该第二或非门(NOR2)的信号输出端DN则与所述第一或非门(NOR1)的S输入端相连。