[发明专利]支持可变处理速率的LTE解速率匹配与解交织的装置无效
| 申请号： | 200810008977.2 | 申请日： | 2008-02-02 |
| 公开（公告）号： | CN101499875A | 公开（公告）日： | 2009-08-05 |
| 发明（设计）人： | 陈鹏 | 申请（专利权）人： | 三星电子株式会社;北京三星通信技术研究有限公司 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 戎志敏 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 一种支持可变处理速率的LTE解速率匹配与解交织的装置，缓存RAM，用于缓存待处理的码块；缓存RAM读控制器，用于顺序缓存待处理码块，并进行缓存子RAM的读操作；解交织RAM写控制器和数据合并装置，将所述读操作读出的N个数据合并为一个数据，该数据包含M个符号，解交织RAM写控制器产生片选信号，决定所述M个符号应分别存入的解交织子RAM；解交织RAM读控制器，用于控制每个解交织子RAM的读操作；解交织RAM，用于解交织“解交织RAM写控制器和数据合并装置”输出的数据。本发明支持并行处理，处理速度快。保证一个码块的解速率匹配与解交织运算在K’个时钟内完成，实现了解速率匹配与解交织模块与后续模块间的处理速率匹配。 | ||
| 搜索关键词： | 支持 可变 处理 速率 lte 匹配 交织 装置 | ||
【主权项】：
1. 一种支持可变处理速率的LTE解速率匹配与解交织的装置，包括：缓存RAM(401)，用于缓存待处理的码块；缓存RAM读控制器(403)，用于顺序缓存待处理码块，并进行缓存子RAM的读操作；解交织RAM写控制器和数据合并装置(404)，将所述读操作读出的N个数据合并为一个数据，该数据包含M个符号，解交织RAM写控制器产生片选信号，决定所述M个符号应分别存入的解交织子RAM；解交织RAM读控制器(405)，用于控制每个解交织子RAM的读操作；解交织RAM(402)，用于解交织“解交织RAM写控制器和数据合并装置”(404)输出的数据。
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