[发明专利]优化电路设计中的流水线结构布置的方法和系统有效
| 申请号： | 200710101085.2 | 申请日： | 2007-04-26 |
| 公开（公告）号： | CN101093518A | 公开（公告）日： | 2007-12-26 |
| 发明（设计）人： | 詹姆士·J.·柯廷;道格拉斯·S.·瑟驰 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 李颖 |
| 地址： | 美国*** | 国省代码： | 美国;US |
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| 摘要： | 执行电路设计过程，以在得到对整类流水线结构签名的质量布置同时维护总体设计质量。这些签名包括经典锁存器到锁存器流水线以及各种锁存器到锁存器和混合逻辑流水线。过程使用了优化电路设计中的流水线结构布置的方法，通过识别由对退化情况的布置算法响应导致的不良布置启动对流水线逻辑结构的分析以校正结果质量差的布置，以及在分析过程中保持全局布置中的高质量布置和定时，以保持在所述电路设计中占优势的非退化情况。然后使用多个全局布置步骤，其中每个后继的布置的结果质量取决于先前布置的结果质量，将电路识别为在一类退化情况中涉及，而具有不良布置的电路通过不予布置从全局布置解中除去，并且还对其他非退化的质量差的布置进行校正。 | ||
| 搜索关键词： | 优化 电路设计 中的 流水线 结构 布置 方法 系统 | ||
【主权项】：
1.一种优化电路设计中的流水线结构布置的方法，所述方法包括下列步骤：通过识别由对退化情况的布置算法响应导致的不良布置，启动对流水线逻辑结构的分析以校正结果质量(QOR)差的布置，以及在分析过程中保持全局布置中的高质量布置和定时，以保持在所述电路设计中占优势的非退化情况。
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