[发明专利]可减少管线延迟的处理器、管线与指令处理方法有效
| 申请号： | 200710084950.7 | 申请日： | 2007-02-16 |
| 公开（公告）号： | CN101017431A | 公开（公告）日： | 2007-08-15 |
| 发明（设计）人： | 季诺·朱瑟弗维克 | 申请（专利权）人： | 威盛电子股份有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 蒲迈文;黄小临 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 一种处理器管线的指令处理系统及方法，用以减少延迟(stall)数量。在一实施例中，处理器管线包含一撷取阶段，用以撷取指令并于处理器管线中进行处理；一译码阶段，用以对撷取来的指令进行译码；及一执行阶段，用以执行译码完的指令，其中该译码阶段于执行指令译码之前，可将指令储存于一暂时缓冲器。藉此方式，当执行阶段检测到由于处理器管线的操作模式变更导致的错误(error)发生时，译码阶段即对撷取阶段进行延迟。上述的错误可能导致现行操作模式的一个或多个寄存器，于新操作模式中被判定为无法存取。 | ||
| 搜索关键词： | 减少 管线 延迟 处理器 指令 处理 方法 | ||
【主权项】：
1.一种可减少延迟的处理器管线，包含：一撷取阶段，用以撷取将于该处理器管线中进行处理的多个指令；一译码阶段，用以译码所述指令；以及一执行阶段，用以执行译码后的所述指令；其中该译码阶段于译码所述指令之前，将所述指令储存于一暂时缓冲器，该执行阶段检测到因为该处理器管线的操作模式变更，使现行操作模式所使用的至少一个寄存器于新操作模式中被判定为无法存取而导致的一错误发生时，该译码阶段对该撷取阶段进行延迟。
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