[发明专利]不使用PLL产生串行时钟的方法和装置有效
| 申请号： | 200680033998.9 | 申请日： | 2006-08-24 |
| 公开（公告）号： | CN101263697A | 公开（公告）日： | 2008-09-10 |
| 发明（设计）人： | D·P·莫里尔 | 申请（专利权）人： | 快捷半导体有限公司 |
| 主分类号： | H04L25/40 | 分类号： | H04L25/40;H03M9/00 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 秦晨 |
| 地址： | 美国*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 一种输出串行数据而不使用PLL的时钟电路。时钟是设计成以稍微高于保持数据所需频率的频率开始的VCO。测量时钟的频率，并且如果频率太高或太低，改变VCO的DC控制电压从而将VCO频率带回到起始频率。时钟计数器、保持寄存器、比较器和D/A形成围绕VCO的反馈路径。另外，字边界发生器用来限定各个数据字。字边界由在存在数据位转换时字时钟转换的不存在形成。可以使用高/低阈值，其中在改变到VCO的DC控制电压之前，如测量的VCO频率必须越过阈值。 | ||
| 搜索关键词： | 使用 pll 产生 串行 时钟 方法 装置 | ||
【主权项】：
1.一种用于输出限定数据字的串行数据位的时钟电路，该时钟电路包括：具有输出和控制信号输入的振荡器，其中该输出传输具有响应所述控制信号输入的频率的位时钟脉冲，以及其中振荡器设计成在一个高于预先设定的值的频率下起动，所述设定值高于保持输出数据位完整性所必需的值；以及比较器，用于比较所述时钟频率与所述设定值并且将响应的控制信号输出到振荡器控制信号输入，其中如果所述时钟频率高于所述设定值，则所述响应控制减慢时钟频率，并且如果时钟频率低于设定值，则响应控制信号加速时钟频率。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于快捷半导体有限公司，未经快捷半导体有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200680033998.9/，转载请声明来源钻瓜专利网。
