[发明专利]使用数字及模拟控制模式的电压控制延迟线的延迟单元

摘要

本发明提供模拟/数字控制延迟锁定回路(DLL)。该DLL包括：相位检测器，其用于检测输入时钟信号与反馈信号间的相位差，以提供向上检测信号(up detection signal)或向下检测信号(down detection signal)；电荷泵，其用于基于该向上信号或该向下信号产生经调整的输出电流；回路滤波器，其用于对该输出电流进行低通滤波，以产生模拟控制电压；电压控制延迟线(VCDL)，其用于接收该模拟控制电压、输入时钟信号及数字码，并基于该模拟控制电压及数字码来延迟该输入时钟信号，以提供输出时钟信号；延迟拷贝模型化单元，其由延迟因子的拷贝形成，且用于取决于该输出时钟信号而产生该反馈信号；及数字码产生器，其用于产生数字码。

主权项

1.一种电压控制延迟线(VCDL)的延迟单元，其包含：差动输入晶体管单元，其用于接收差动输入时钟信号；模拟控制晶体管单元，其接收电源端子，且用于响应于模拟控制电压来调整第一延迟量；及数字控制晶体管单元，其连接于该模拟控制晶体管单元与该差动输入晶体管单元之间，且用于响应于数字码来调整第二延迟量，其中所述第一延迟量小于所述第二延迟量。