[发明专利]折衷型前导0/1逻辑的电路结构无效
| 申请号： | 200610105062.4 | 申请日： | 2006-08-29 |
| 公开（公告）号： | CN1945524A | 公开（公告）日： | 2007-04-11 |
| 发明（设计）人： | 车德亮;刘文平 | 申请（专利权）人： | 中国航天时代电子公司第七七一研究所 |
| 主分类号： | G06F7/57 | 分类号： | G06F7/57 |
| 代理公司： | 西安通大专利代理有限责任公司 | 代理人： | 李郑建 |
| 地址： | 710054*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开了一种折衷型前导0/1电路的结构，该逻辑电路的结构由32个位比较逻辑电路和7个加速比较控制电路组合而成；其中，每4个位比较逻辑电路分成一组；组内的4个位比较逻辑电路并行排放，位比较逻辑电路之间通过位比较控制信号串行连接；每组位比较逻辑电路之间设置一个加速比较控制电路，8组位比较逻辑电路之间共有7个加速比较控制电路。该逻辑电路规则性好，有利于超大规模集成电路(VLSI)的实现。它使规格化流程的延迟比并型时(Javier并行前导0/1逻辑)多了26％，功耗省了62％，整体功耗延迟积只是并型的46.7％。因此，该折衷型的前导0/1逻辑结构，在性能满足的条件下，具有很高的功耗和面积的优化特性，可使浮点处理器的性能功耗比大大提高。 | ||
| 搜索关键词： | 折衷 前导 逻辑 电路 结构 | ||
【主权项】：
1.一种折衷型前导0/1逻辑电路的结构，其特征在于，该逻辑电路的结构由32个位比较逻辑电路和7个加速比较控制电路组合而成；其中，每4个位比较逻辑电路分成一组；组内的4个位比较逻辑电路并行排放，位比较逻辑电路之间通过位比较控制信号串行连接；每组位比较逻辑电路之间设置一个加速比较控制电路，8组位比较逻辑电路之间共有7个加速比较控制电路。
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