[发明专利]用异步电路提高SRAM工艺FPGA设计安全的系统

摘要

本发明涉及SRAM工艺FPGA的设计安全性问题，其特征在于：在FPGA电路中增加一个异步采样环节，随机地使密钥选择状态机从FPGA内密钥表中去选择FPGA密钥，同时也使发送给CPLD的密钥跳转指示是一个随机序列，增强了设计安全性；同时，分别在FPGA和CPLD中增加了M序列解密和加密电路，使CPLD向FPGA传送的密钥，先经过M序列加密，提高了系统的抗攻击能力；同时，应用密钥状态的跳转，使得剽窃者需要破解状态机的个数以及无规律的状态机的跳转方式，增加了破译的难度。

主权项

1.用异步电路提高SRAM工艺FPGA设计安全的系统，其特征在于：该系统包括FPGA内子系统和CPLD内子系统两部分，其中：FPGA内子系统包括：异步采样电路，密钥选择状态机，密钥存储器，M序列解密电路，密钥校验电路，其中：(1)异步采样电路含有：第一个三组触发器，每一组由前后两个触发器串接而成，分别用(FF11，FF21)，(FF12，FF22)，(FF13，FF23)表示，前级触发器(FF11)，(FF12)，(FF13)的输出端Q和后级触发器(FF21)，(FF22)，(FF23)的D端相连，(FF11)，(FF12)，(FF13)的时钟端接时钟信号clks，而输入端D接同步于另一个时钟信号clk信号；后级触发器(FF21)，(FF22)，(FF23)的时钟端接时钟信号clks；3输入/3输出组合逻辑电路，该电路的三个输入端分别接收触发器(FF21)，(FF22)，(FF23)的各个Q端输出的同步于clks的信号；第二个三组触发器，每一组由前后两个触发器串接而成，分别用(FF31，FF41)，(FF32，FF42)，(FF33，FF43)表示，前级触发器(FF31)，(FF32)，(FF33)的输入端D分别与3输入/3输出组合逻辑电路的输出端相连，Q端和后级触发器(FF41)，(FF42)，(FF43)的D端相连，(FF31)，(FF32)，(FF33)的时钟端接时钟信号clk；后级触发器(FF41)，(FF42)，(FF43)的时钟端接时钟信号clk；(2)密钥选择状态机，根据所述异步采样电路产生的状态跳转指示，以及当前的密钥状态，按以下步骤进行密钥状态的跳转：步骤(2.1)当异步采样电路输出为0时，跳至状态0；步骤(2.2)等待异步采样电路的输出；步骤(2.3)每隔设定的周期收到异步采样电路的输出j；步骤(2.4)判断j是否为0；若是，则跳转至状态0，若否，则从状态i跳转至状态i+j(mod8)，其中，i为密钥选择状态机的当前状态。(3)密钥存储器，以列表形式存储设定好长度和个数的待验证密钥，该密钥存储器根据所述FPGA内密钥选择状态机的跳转，从表中找到跳转后的待验证密钥，发送给下述密钥校验电路；(4)密钥校验状态机，所述密钥存储器输出的FPGA密钥通过该密钥校验状态机对串行输入所述密钥校验状态机的CPLD密钥进行校验以验证所述CPLD的合法性，依次按照以下方式进行校验：失步状态：当所述状态机在输入的串行CPLD密钥流中搜索到密钥0的码型后，所述状态机跳转到预同步状态；预同步状态：当所述状态机在输入的串行CPLD密钥流中连续3次搜索到密钥0的码型后，进入同步状态，否则返回失步状态重新进行密钥搜索；同步状态：异步采样电路输出随机序列使所述FPGA中的密钥选择状态机和下述CPLD中的密钥选择状态机进行跳转，所述密钥校验状态机把CPLD送来的密钥和FPGA内部选择的密钥进行比较，若发生校验错误，则转入下述保护状态，否则，继续进行密钥校验；保护状态：若连续三次密钥校验错误，则跳转到失步状态重新搜索，否则返回同步状态，继续校验；当所述密钥校验状态机判断FPGA中的待校验密钥和CPLD中串行输入的密钥相一致时，则认为CPLD合法，否则，停止正常工作，并分别发送相应的使能信号给所设计的FPGA；(5)M序列解密电路，是由N个带反馈开关的移位寄存器和异或器组成，寄存器的个数等于所选择的本原多项式的阶数，反馈开关的闭合与否取决于所选择的本原多项式对应项的系数，系数为1则闭合，系数为0则打开；在每个时钟周期，所有寄存器中原先的数据分别存入低一级的寄存器，而待解密的数据送入最高位寄存器，而当前输入数据和相应反馈开关闭合的寄存器中的数据相异或即得到解密后的数据输出；CPLD内子系统包含依次串接的密钥选择状态机、密钥存储器和M序列加密电路；其中，密钥选择状态机和密钥存储器在电路结构上分别和FPGA子系统中的相应电路相同；但是密钥选择状态机的输入端和FPGA中异步采样电路的状态跳转指示相连，密钥存储器根据所述CPLD内密钥选择状态机的跳转，从表中找到跳转后的待验证密钥，发送给M序列加密电路；M序列加密电路，是由N个带反馈开关的移位寄存器和异或器组成，阶数和反馈开关的闭合与否与所述M序列解密电路相同；在每个时钟周期，待加密数据和反馈开关闭合的寄存器中的数据相异或即得到加密后的数据输出，同时，所有寄存器原先的数据分别存入低一级的寄存器，加密后的数据存入最高位寄存器；M序列加密后的输出接到所述FPGA内M序列解密电路。