[发明专利]计算机系统及处理错误的方法无效
| 申请号： | 200510133815.8 | 申请日： | 2005-12-21 |
| 公开（公告）号： | CN1794187A | 公开（公告）日： | 2006-06-28 |
| 发明（设计）人： | 竹森康 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | G06F11/00 | 分类号： | G06F11/00 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 朱进桂 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种计算机系统，包括用链路彼此连接并彼此同步操作的多个系统(10、20)。所述多个系统(10、20)各包括容错控制器(15、25)、CPU(11、21)、底板管理控制器(14、24)和多个硬件模块(12/13、22/23)。CPU(11、21)与容错控制器(15、25)相连。底板管理控制(14、24)与容错控制器(15、25)相连。多个硬件模块(12/13、22/23)与容错控制器(15、25)相连。当收到多个系统(10、20)中的任何一个系统出现故障时，容错控制器(15、25)向与一故障相对应地预定的CPU(11、21)和底板管理控制器(14、24)中的一个输出关于该故障的中断。 | ||
| 搜索关键词： | 计算机系统 处理 错误 方法 | ||
【主权项】：
1.一种计算机系统，包括：通过链路彼此连接配置并彼此同步地操作的多个系统，其中所述多个系统中的每个系统包括：容错控制器，与所述容错控制器相连配置的CPU，与所述容错控制器相连配置的底板管理控制器，与所述容错控制器相连配置的多个硬件模块，当收到所述多个系统中的任何一个系统出现的故障时，所述容错控制器向与所述故障相对应地预定的所述CPU和所述底板管理控制器中的至少一个输出关于所述故障的中断。
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