[发明专利]高速多变长码并行解码器

摘要

高速多变长码并行解码器，属于变长码解码技术领域，其特征在于：它采用预先计算各个有效变长码在缓存中的起始位置来选择下一个变长码，即它用加法器把各个码长检测器输出的预选码长和相应比特区域在缓存中的起始位置的值相加，得到下一个变长码在缓存中的预选起始位置，再通过它同多路选择器来确定哪一个变长码检测器输出的值为该起始位置相应的码长，所以只要构造一个连线网络分别把变长码码长集合和起始位置集合分别连于每个总线中，同一组选择器在已知一个起始位置下选择下一步变长码的起始位置，用另一组选择器根据下一个起始位置在变长码码长集合中选择相应的变长码码长。它缩短了关键路径，提高了时钟频率。

主权项

1.一种高速多变长码并行解码器，其特征在于，它包含：A.变长码桶移位缓存器，在时钟上升沿时刻，在变长码码流区存储原始变长码码流。该变长码码流区分为N-2(L₁-1)个比特区域，其第i个比特区域表示为该缓存器中的第p_i～(p_i+L_n-1)个比特，其中p_i∈{0，L₁，L₁+1，L₁+2，…，N-L₁)，p_i为第i个比特区域在缓存中的起始比特位，当(p_i+L_n-1)＞(N-1)，(P_i+L_n-1)＝N-1，第0个比特区域为缓存中的第0～(L_n-1)比特，最后一个比特区域为缓存中的第(N-L₁)～(N-1)比特，其中N为该缓存器的容量，L₁为最小的变长码码长，L_n为最大的变长码码长；B.变长码码长检测器采用组合逻辑的译码电路结构，它的个数为N-2L₁+2个，上述各比特区域中的内容，并行输入各个相应的变长码码长检测器；C.加法器，它的数量比上述变长码码长检测器的数量少一个，它的作用是计算各个变长码在该缓存器中可能的起始位置，上述各个码长检测器输出是上述各个比特区域中预选变长码的预选码长T_i，这些预选码长构成一个集合T，上述有效变长码的码长就包含在集合T中，T＝{T_i|i＝0，1，...，N-2L₁+1)，上述各加法器的一个输入依次相应为上述第1个致第N-2L₁+1个预选码长，其另一个输入是由各数值L₁，L₁+i，L₁+2，…，N-L₁组成的数组，它们分别来自各个寄存器；D.连线网络，它具有双总线结构，上述第2个到第N-2L₁+2个码长检测器的所有输出与第1条总线相连，上述各个加法器的所有输出与第2条总线相连，上述各加法器的输出是除了第0个比特区域外，其余各个比特区域内中预选变长码在上述缓存中的起始位置，各个比特区域中的预选变长码的起始位置构成了集合s，s＝{s_i|s_i＝T_i+p_i，i＝0，1，...，N-2L₁+1)，即第0个比特区域除外，有效变长码在缓存器中的起始位置包含在s中；E.选择器组1，用于选择有效变长码的码长，它共有个，其中代表不大于N/L₁的最大整数，每一个选择器的输入端与上述第1条总线相连，第1个选择器的选择控制端与上述用于检测第0个比特区域中预选变长码的第1个码长检测器预选码长输出相连；F.选择器组2，用于检测第2个致第个有效变长码在上述缓存器中的起始位置，其中代表不大于N/L₁的最大整数，其中每一个选择器的输入端与上述第2条总线相连接，该选择器组2与上述选择器组1间隔排列，但位置居后，在该选择器组2中，第1个选择器的控制端与上述第1个码长检测器输出的预选码长输出相连，各个选择器的起始位置输出端同时与下一个选择器组1中的选择器，下一个选择器组2中的选择器的控制端相连；G.选择器组3，用于产生地址附加信息，其中的各个选择器根据与自己相应的选择器组2中的一个选择器的输出从上述缓存器并行输出的内容中选择相同位数的地址附加信息作为它的输出，上述选择器组3中除了第1个选择器的控制端和第1个码长检测器的预选码长输出相连，其它各个选择器的控制端分别与选择器组2中的所有选择器的各个有效变长码在上述缓存器中的起始位置的输出相连；H.地址译码电路，它的各个输入端分别依次与上述选择器组1的所有有效变长码码长输出端以及选择器组3的所有地址附加信息输出合并后相连；I.查找表电路，通常用ROM来实现，它的输入端与上述地址译码电路的译码地址输出相连，它的输出是各个变长码的解码值；其中选择器组2中的最后一个选择器的输出是所有有效变长码的码长和，它输入上述缓存器进行桶移位等待下一个时钟的到来。