[发明专利]加强型牦耙式架构

摘要

本发明揭示一用于一分频双工(FDD)通信系统的牦耙式架构，其亦可用于TDD与TD－SCDMA类型通信系统中，其设计目的为显著减少所需内存容量，从而亦减小一专用集成电路(ASIC)的晶粒上的整合该内存的一区域。一单一电路缓冲器，其较佳者是共享内存类型，由一牦耙式接收器的所有牦耙式指部共享，以显著减少用于将一UE接收来自于一基站的多路径信号在时间上对准所需的硬件与软件。该独特时间对准技术亦可减少用于追踪多(典型的为三)个基站所需的码产生器的数目。

主权项

1.一种用于一牦耙式接收器中用以将来自于一基站的多路径信号作时间对准的设备，其包含：多个牦耙式指部，各牦耙式指部均具有一码追踪器；多个码产生器，其各产生与一给定基站相关联的码，该码各不相同；该时间对准设备，包含一共享内存，其用于将时间对准的多路径信号选择性提供至各牦耙式指部的码追踪器；一内存写入指针，用于将多路径信号写入至该共享内存的一给定位置一内存读取指针，用于从相对该给定位置偏移的该共享内存的一内存位置读出多路径信号；所述码产生器的一向所述牦耙式指部的所述码追踪器提供一基站码；及所述码追踪器各接收该读取指针读出的输出之一。