[发明专利]在通用处理器中有效多输入累加的最优化乘法器结构无效
| 申请号： | 01807694.7 | 申请日： | 2001-04-02 |
| 公开（公告）号： | CN1422402A | 公开（公告）日： | 2003-06-04 |
| 发明（设计）人： | R·科拉哥特拉;B·C·阿尔德里奇;W·C·安德森 | 申请（专利权）人： | 英特尔公司;模拟设备股份有限公司 |
| 主分类号： | G06F7/48 | 分类号： | G06F7/48;G06F7/50;G06F7/52 |
| 代理公司： | 上海专利商标事务所 | 代理人： | 李家麟 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 在一个实施例中，描述了用于通用数字信号处理器(DSP)的双模式执行单元。执行单元可以起到在一个模式中的16×16乘法器和在另一个模式中的8－位加法树的作用。在乘法器结构的乘法器阵列中通过再使用预存算术逻辑单元(ALUs)来构造加法树结构。8－位加法树模式对执行用在数字视频处理中的各种密集计算算法，诸如运动搜索和空间插值算法特别有用。 | ||
| 搜索关键词： | 通用 处理器 有效 输入 累加 优化 乘法器 结构 | ||
【主权项】：
1.一种装置，其特征在于，包括：解码器，解码一条指示一项加法树操作的指令；耦合到解码器的电路，且包括：包括多个算术逻辑单元的乘法器阵列；以及一个选择电路，从2n-位字中选择第一和第二被运算数，其中所述第一和第二被运算数有小于2n的位，并且所述选择电路适于在乘法器阵列中，在所选的所述ALUs中的一个，相加第一和第二被运算数来产生第一总和。
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