[发明专利]宽带码分多址通信系统中的数字成形滤波器

摘要

本发明公开了一种宽带码分多址通信系统中的数字成形滤波器，它包括并串转换器、移位寄存器组、查询表组、比例累加器组、输出选择器、全局控制器、时钟源，寄存器组由多个以上的移位寄存器组成，而每个移位寄存器包括m个D触发器，每n(m＞n)个D触发器抽取一个输出，移位寄存器组形成的多组输出作为查询表的地址；本发明最大的优点是利用高深度移位寄存器组的不同抽取结构，实现了多相位滤波器，结构简单，达到逻辑资源的最大共享。

主权项

1、一种宽带码分多址通信系统中的数字成形滤波器，其特征在于，该成形滤波器包括并串转换器、移位寄存器组、查询表组、比例累加器组、输出选择器、全局控制器、时钟源，其中：并串转换器将m位宽度的并行输入数据信号转换为m级的串行信号；移位寄存器组，由至少二个或二个以上的移位寄存器组成，接收并串转换器输出的串行信号，移位寄存器组的多组输出作为查询表的地址，移位寄存器组中的移位寄存器包含的D触发器个数与成形滤波器输入数据的位宽相同，且移位寄存器输出个数与成形滤波器的内插相同并分别对应后面的查找表单元的地址；查询表组，由至少二个或二个以上查询表单元组成，每个查询表单元均是一个多输入一输出查询表，查询表组的输出送到比例累加器组；比例累加器组，由至少二个或二个以上的比例累加器组成，比例累加器的数量与查询表组内的查询表单元的数量相同，比例累加器组的输出送到输出选择器；输出选择器有多个输入，一个输出，依次选择各个结果输出；全局控制器产生输入锁存使能信号、并串转换控制信号、比例累加器控制信号、输出控制信号；时钟源为上述各部分提供高速时钟。