专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种减小功率VDMOSFET导通电阻的方法-CN201110331186.5无效
  • 林康生;陈品霞 - 博嘉圣(福州)微电子科技有限公司
  • 2011-10-27 - 2012-02-22 - H01L21/336
  • 本发明涉及一种减小功率VDMOSFET导通电阻的方法,包括窗口扩散区长度Lw和多晶硅栅长度Lp的确定,其特征在于:首先,取得下式中Lw的较大值作为窗口扩散区长度,Lw=a+26+2c,Lw=a+6+1.6xjp,式中,a为光刻最小光刻线宽,b为套刻精度,c为多晶硅与引线孔最小间距,xjp为P一区结深;其次,根据确定的窗口扩散区长度Lw,在VDM0SFET的特征电阻尺随多晶硅栅长度大小的变化曲线上确认Lp的最佳值。通过本发明方法确定的窗口扩散区长度Lw和多晶硅栅长度Lp设计场效应管器件,能有效减小导通电阻,大大减小了产品的功率损耗,提高了产品的可靠性。
  • 一种减小功率vdmosfet通电方法
  • [发明专利]一种功率VDMOSFET结构的设计方法-CN201110331187.X无效
  • 林康生;陈品霞 - 博嘉圣(福州)微电子科技有限公司
  • 2011-10-27 - 2012-01-25 - H01L21/28
  • 本发明涉及一种功率VDMOSFET结构的设计方法,其特征在于,包括以下步骤:首先对元胞结构选取,采用正六角形品字排列的元胞结构;其次对栅电极结构进行优化,将栅极压焊点处的金属引伸到离压焊点较远的元胞单元处,功率管从压焊点处引伸三条金属条并与下面的多晶硅相接触;最后是结终端结构设计,采用场板覆盖保护环的方式,通过增加铝场板的长度来实现。根据本发明方法设计的芯片,其各项指标都得到优化,而且起到了场板和场限环的效果,避免了传统结构在场板的边缘产生新的电场峰值,也避免了电压在场板边缘和场限环之间的提前击穿。
  • 一种功率vdmosfet结构设计方法
  • [实用新型]利用辅助运放测试运放类IC参数的电路-CN201120009030.0无效
  • 林康生;陈品霞 - 博嘉圣(福州)微电子科技有限公司
  • 2011-01-13 - 2011-11-02 - G01R31/28
  • 本实用新型涉及利用辅助运放测试运放类IC参数的电路,其特征在于:电阻R1一端接交流电源VI1,另一端串联电阻R11和电阻R3,R11另一端接待测运放A1的反相端,电阻R2一端接交流电源VI1,另一端串联电阻R10和电阻R4,R11另一端接待测运放A1的同相端,电源VI1另一端接地,R4另一端接地,R3另一端接双路开关S4的一条支路的一端,开关S4另一端接辅助运放的输出端,A1输出端接双路开关S4的另一支路的一端,开关S4另一接A2的反向输入端,A1输出接开关S3的一端,S3另一端串联电阻RL后接地,辅助运放A2的同相端接交流电源VI2,VI2另一端接地,开关S1、S2分别并联在电阻R11、R10两端,电阻R3两端并联补偿电容C2。本实用新型电路结构简单、使用方便、易于实现,能够方便地测量运算放大器参数。
  • 利用辅助测试运放类ic参数电路
  • [实用新型]数字IC测试系统的时序产生电路-CN201120009029.8无效
  • 林康生;陈品霞 - 博嘉圣(福州)微电子科技有限公司
  • 2011-01-13 - 2011-10-19 - H04L7/00
  • 本实用新型一种数字IC测试系统的时序产生电路,包括SPLIT选择器,32位可编程计数器,时间设定寄存器,32位比较器,精确时间调整电路,晶振,脉冲输出口。其特征在于:主晶振产生时钟信号,作为32位计数器的计数脉冲,计数周期即为测试一位向量的持续时间,32位比较器将计数器当前值与寄存器中的数值进行比较,当两者数值相等时,比较器输出为高电平,脉冲出现的周期即为计数周期,改变比较器输入寄存器中的数值就可以改变比较器输出脉冲相对于计数器溢出脉冲的相位关系,电路各种时钟信号决定了测试向量的周期和时间精度,这些时钟信号一部分形成主控制模块的工作时钟,另一部分提供给向量合成模块,作为测试向量时间调制信号或DUT输出信号的采样时钟以及向量合成模块的同步工作时钟。内部的独立设置时钟提高向量存储器的利用率和测试效率,独立的时序电路模块设计,可产生更为精确的控制时钟、同步脉冲。
  • 数字ic测试系统时序产生电路
  • [发明专利]以测量电压效应为基础的芯片失效方法-CN201110006309.8无效
  • 林康生;陈品霞 - 博嘉圣(福州)微电子科技有限公司
  • 2011-01-13 - 2011-09-14 - G01R31/307
  • 本发明涉及一种以测量电压效应为基础的芯片失效方法,其特征在于:按以下步骤进行:1)将芯片通过开盖机,并将封装的树脂去掉,将裸晶外露;2)将芯片放入到工作电路中,让芯片处于工作状态;3)开启扫描电子显微镜,将加速电场电压调整至60kV;4)将正常的芯片放入样品室进行扫描,得到正常芯片的电压衬度像;5)将失效的芯片放入样品室进行扫描,得到失效芯片的电压衬度像;6)利用扫描电子显微镜的图像显示和记录系统对正常芯片的电压衬度像和失效芯片的电压衬度像进行比较,求出并显示差像,即可根据差像确定芯片的失效位置,该方法简单易行,可准确定位失效芯片的故障点。
  • 测量电压效应基础芯片失效方法

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