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[发明专利]控制电路、控制方法以及半导体存储器-CN202211219790.3有效
发明人：黄泽群;孙凯 -专利权人： 睿力集成电路有限公司
申请日： 2022-10-08 - 公布日： 2023-06-02 - 主分类号： G11C11/4076 文献下载
摘要：本公开实施例提供了一种控制电路、控制方法以及半导体存储器，该控制电路包括时序控制模块和命令控制模块，且时序控制模块的输出端与命令控制模块的输入端连接；时序控制模块，用于接收第一时钟信号，根据第一时钟信号进行计数，生成错误检查与清除ECS标识信号，并将ECS标识信号发送给命令控制模块；其中，在计数值满足预设条件时，使ECS标识信号处于有效状态；命令控制模块，用于接收ECS标识信号，以及在ECS标识信号处于有效状态时，获取刷新命令信号，并根据刷新命令信号产生ECS命令信号。这样，根据时序控制模块来规划ECS操作的间隔时间，可以准确地产生ECS命令信号，进而能够确保24小时完成所有的错误检查与清除。
控制电路控制方法以及半导体存储器

[发明专利]套刻误差的量测方法以及控制半导体制造过程的方法-CN202211352795.3有效
发明人：李素素 -专利权人： 睿力集成电路有限公司
申请日： 2022-11-01 - 公布日： 2023-04-04 - 主分类号： G03F7/20 文献下载
摘要：本公开提供一种套刻误差的量测方法以及控制半导体制造过程的方法，涉及半导体技术领域，套刻误差的量测方法包括：提供基底，基底上形成有前层，前层设置有前层图案；在前层上形成当前工艺层，在当前工艺层上依次形成至少两层掩膜层，每层掩膜层设置有掩膜图案，掩膜图案后续用于在当前工艺层中形成当层图案；量测每层掩膜图案相对于前层图案的偏移量；根据至少两个偏移量，确定当层图案与前层图案的第一套刻误差信息。在本公开中，以第一套刻误差信息表征当层图案和前层图案的套刻精度，第一套刻误差信息和每层掩膜图案相对于前层图案的偏移量相关，第一套刻误差信息的量测精度高。
误差方法以及控制半导体制造过程

[发明专利]采样控制电路、方法和存储器-CN202310102047.8在审
发明人：黄泽群 -专利权人： 睿力集成电路有限公司
申请日： 2023-02-13 - 公布日： 2023-03-10 - 主分类号： G11C11/4072 文献下载
摘要：本公开实施例提供了一种采样控制电路、方法和存储器，该电路包括：第一输入模块，用于根据时钟信号对第一输入信号进行采样处理，得到第一采样信号；第二输入模块，用于在第一使能控制信号处于无效状态时，根据时钟信号和第一使能控制信号对第二输入信号进行采样处理，得到第二采样信号；译码模块，用于根据片选采样信号对第一采样信号和第二采样信号进行译码处理，得到下电进入命令和下电退出命令；控制模块，用于根据下电进入命令和下电退出命令生成第一使能控制信号；其中，在第一使能控制信号处于有效状态时，使第二输入模块在下电期间处于非工作状态。这样，该电路能够节省电路功耗，同时还能够避免出现信号不稳定和采样冲突的现象。
采样控制电路方法存储器

[发明专利]半导体结构及其形成方法-CN202211045210.3有效
发明人：廖昱程;刘文杰;文浚硕 -专利权人： 睿力集成电路有限公司
申请日： 2022-08-30 - 公布日： 2023-01-31 - 主分类号： H01L29/49 文献下载
摘要：本公开实施例涉及半导体技术领域，目前由于存储单元尺寸的不断缩小，栅极沟道的长度也随之缩减，导致栅极的控制能力越来越弱，因此，本公开实施例提供一种半导体结构及其形成方法，其中，半导体结构包括：位于衬底上的栅极结构；栅极结构包括至少两层栅极导电层；至少两层栅极导电层具有相同的组分和不同的特征参数；特征参数包括厚度、组分含量或形状中的至少一种。不同厚度、不同组分含量或者不同形状使得栅极结构中的各个栅极导电层的功函数、阈值电压均变得可调，从而可以有效地减小半导体结构的栅极感应漏极漏电流，提高半导体结构的性能。
半导体结构及其形成方法

[发明专利]一种半导体结构及其形成方法-CN202211277686.X有效
发明人：刘志拯 -专利权人： 睿力集成电路有限公司
申请日： 2022-10-19 - 公布日： 2023-01-31 - 主分类号： H01L23/538 文献下载
摘要：本公开涉及集成电路领域，公开了一种半导体结构及其形成方法。半导体结构包括：重布线结构；重布线结构包括至少一层重布线层。其中，每层重布线层包括：第一线路和第二线路。第一线路和第二线路具有相同的延伸方向，且第二线路结合于第一线路的平行于延伸方向的至少一侧。第二线路中包括至少一个孔隙结构。本公开实施例能够提高芯片整体的热性能，减少性能退化。
一种半导体结构及其形成方法

[发明专利]半导体结构的形成方法及半导体结构-CN202210971308.5有效
发明人：郭帅 -专利权人： 睿力集成电路有限公司
申请日： 2022-08-15 - 公布日： 2023-01-13 - 主分类号： H10B12/00 文献下载
摘要：本公开提供了一种半导体结构的形成方法及半导体结构，涉及半导体技术领域，其中，半导体结构的形成方法，包括：提供衬底和叠层结构，叠层结构位于衬底的表面，叠层结构包括交替堆叠的牺牲层和支撑层；去除部分牺牲层，在部分牺牲层对应的位置形成多条位线；形成多个有源层，每个有源层与每条位线处于同层，且形成于每条位线的侧面，每个有源层的第一端和每条位线连接；形成电容结构，电容结构和每个有源层连接；形成多条字线，每条字线垂直连接每个有源层，字线覆盖每个有源层的部分侧壁。在本公开中，可通过增加堆叠层数的方式提升DRAM的存储密度，实现更高的存储密度。
半导体结构形成方法

[发明专利]一种数据采样电路、数据接收电路及存储器-CN202211050917.3有效
发明人：张志强;严允柱 -专利权人： 睿力集成电路有限公司
申请日： 2022-08-31 - 公布日： 2022-12-23 - 主分类号： H03M1/12 文献下载
摘要：本公开实施例公开了一种数据采样电路、数据接收电路及存储器，数据采样电路包括：比较电路和可调驱动电路。其中，比较电路，被配置为接收第一数据、第二数据和时钟信号，响应于时钟信号，对第一数据和第二数据进行比较，并输出比较结果信号；可调驱动电路，电连接比较电路，被配置为接收比较结果信号和调整信号，对比较结果信号进行驱动，输出第一输出信号；可调驱动电路的阈值电压受控于调整信号。这样，能够保证信号的稳定性，避免造成错误。
一种数据采样电路接收存储器

[发明专利]一种计数电路、半导体存储器以及计数方法-CN202211141024.X有效
发明人：黄泽群;孙凯 -专利权人： 睿力集成电路有限公司
申请日： 2022-09-20 - 公布日： 2022-12-09 - 主分类号： G11C29/44 文献下载
摘要：本公开实施例提供了一种计数电路、半导体存储器以及计数方法，该计数电路包括第一译码模块和第一计数模块，且第一译码模块与第一计数模块连接，其中：第一译码模块，用于接收第一模式信号，对第一模式信号进行译码处理，生成译码信号；第一计数模块包括至少一个子计数模块，用于根据译码信号从至少一个子计数模块中确定被选择的目标计数模块，以及接收计数信号，通过目标计数模块对计数信号进行计数，每当计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号。这样，根据第一模式信号生成的译码信号来自适应选择目标计数模块，可以减小电路面积和连接线数量，降低电路复杂度，进而改善存储器的性能。
一种计数电路半导体存储器以及方法

[发明专利]一种译码电路、译码方法和半导体存储器-CN202211141126.1有效
发明人：黄泽群;孙凯 -专利权人： 睿力集成电路有限公司
申请日： 2022-09-20 - 公布日： 2022-12-09 - 主分类号： G11C11/4063 文献下载
摘要：本公开实施例提供了一种译码电路、译码方法和半导体存储器，该译码电路包括译码模块和寄存器模块，译码模块用于对初始计数信号进行译码处理，得到目标计数信号；其中，目标计数信号与预设计数范围具有对应关系，且目标计数信号为包括N位目标信号的二进制数，N位目标信号包括电平值为第一值的一位目标信号和电平值为第二值的N‑1位目标信号，N为大于0的整数；寄存器模块包括N个存储位，用于将N位目标信号对应存储在N个存储位中。这样，本公开实施例能够实现将计数结果按照要求存储在寄存器模块中。
一种译码电路方法半导体存储器

[发明专利]半导体结构及存储器-CN202211070194.3有效
发明人：吴奇龙;刘志拯;李宗翰 -专利权人： 睿力集成电路有限公司
申请日： 2022-09-02 - 公布日： 2022-12-06 - 主分类号： H01L27/02 文献下载
摘要：本公开实施例公开了一种半导体结构及存储器，其中，所述半导体结构包括：至少一个子字线驱动器，所述子字线驱动器包括：多个第一有源区；以及主字线，包括互连的多个第一栅极和多个第二栅极；所述多个第一栅极对应所述多个第一有源区；其中，所述主字线中的所述多个第一栅极的延伸方向和/或所述主字线中的至少部分第二栅极的延伸方向与第一方向和第二方向均相交；所述第一方向平行于所述第一有源区延伸的方向，所述第二方向与所述第一有源区所在的平面平行且垂直于所述第一方向。
半导体结构存储器

[发明专利]半导体结构及其形成方法、存储器-CN202211050884.2有效
发明人：刘晓阳;王晓光 -专利权人： 睿力集成电路有限公司
申请日： 2022-08-31 - 公布日： 2022-11-25 - 主分类号： H01L27/22 文献下载
摘要：本公开实施例涉及半导体技术领域，目前由于高密度的位线结构在形成过程中容易坍塌，因此，本公开实施例提供一种半导体结构及其形成方法、存储器，其中，半导体结构包括：基底；位于基底上、且沿第一方向间隔排列的多对位线结构；其中，每对位线结构包括相互绝缘的第一位线结构和第二位线结构，第一位线结构包括沿第二方向延伸的第一主体部和与第一主体部的第一端连接的第一弯折部，第二位线结构包括沿第二方向延伸的第二主体部和与第二主体部的第二端连接的第二弯折部，第一端与第二端分别位于第二方向的两侧，第二方向与第一方向相互交叉。由于本公开实施例中的位线结构包括弯折部，因此，可以防止位线结构坍塌。
半导体结构及其形成方法存储器

[发明专利]一种半导体结构的处理方法及装置-CN202211064639.7有效
发明人：王卫静 -专利权人： 睿力集成电路有限公司
申请日： 2022-09-01 - 公布日： 2022-11-25 - 主分类号： H01L21/02 文献下载
摘要：本公开实施例涉及半导体领域，公开了一种半导体结构的处理方法及装置，其中，方法包括：提供衬底；衬底上形成有自然氧化层；确定自然氧化层的厚度；根据自然氧化层的厚度，控制预设条件；预设条件包括：第一气体和第二气体的流量比值；在预设条件下，向反应腔内通入第一气体和第二气体中的至少一种，将自然氧化层还原为气态副产物并从反应腔中抽出，从而去除自然氧化层；对衬底进行刻蚀。本公开实施例能够减小过度刻蚀或者刻蚀不足的风险，提高集成电路产品的良率。
一种半导体结构处理方法装置

[发明专利]一种半导体结构及存储器-CN202211003680.3有效
发明人：曺奎锡 -专利权人： 睿力集成电路有限公司
申请日： 2022-08-22 - 公布日： 2022-11-22 - 主分类号： H01L29/78 文献下载
摘要：本公开实施例公开了一种半导体结构。所述半导体结构包括：衬底和位于所述衬底中的隔离结构，所述隔离结构在所述衬底中限定出有源区，所述有源区包括源极区、漏极区和沟道区；栅极，所述栅极覆盖所述沟道区；其中，所述栅极包括沿第一方向延伸的主体部，所述源极区和所述漏极区位于所述主体部在第二方向上的两侧，所述第二方向垂直于所述第一方向；所述沟道区包括位于所述主体部正下方的第一沟道区，在所述第一沟道区与所述隔离结构之间的界面处，所述第一沟道区具有凹陷。
一种半导体结构存储器

[发明专利]一种延迟锁相环、时钟同步电路和存储器-CN202210959922.X有效
发明人：李思曼;严允柱 -专利权人： 睿力集成电路有限公司
申请日： 2022-08-11 - 公布日： 2022-11-04 - 主分类号： H03L7/081 文献下载
摘要：本公开实施例提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出第一时钟信号；第一可调延迟线，配置为接收第一时钟信号，对第一时钟信号进行调整及传输，输出第一目标时钟信号；相位处理模块，配置为接收预设控制码和第一目标时钟信号，基于预设控制码对第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号。这样，在保证信号质量的前提下，减少了延迟锁相环中可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。
一种延迟锁相环时钟同步电路存储器

[发明专利]一种偏移校准电路及存储器-CN202210959979.X有效
发明人：骆嘉诚 -专利权人： 睿力集成电路有限公司
申请日： 2022-08-11 - 公布日： 2022-11-04 - 主分类号： H03K5/13 文献下载
摘要：本公开实施例公开了一种偏移校准电路和存储器，偏移校准电路包括：可调延迟电路、相位检测电路和相位调整控制电路。其中，可调延迟电路用于接收初始差分信号，按照第i延迟量将初始差分信号校准为第i差分信号，i大于等于1；相位检测电路用于对第i差分信号进行预设延迟处理，得到参照差分信号，以及，对第i差分信号和参照差分信号进行逻辑处理和比较，得到比较结果；相位调整控制电路用于基于比较结果，在第i差分信号和参照差分信号中确定出偏移量最小的第i+1差分信号以及对应的第i+1延迟量；可调延迟电路还用于将第i延迟量更新为第i+1延迟量，以将初始差分信号校准为第i+1差分信号。这样，能够提高差分信号的质量，减小设计成本。
一种偏移校准电路存储器

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