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[发明专利]一种Trench MOS器件及其制备方法-CN202310934320.3有效
发明人：丁振峰;兰立新 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-07-28 - 公布日： 2023-10-13 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种Trench MOS器件及其制备方法，涉及半导体电子器件技术领域，制备方法包括提供一P型外延衬底，刻蚀形成沟槽，在P型外延衬底的表面和沟槽上沉积第一介质层；在沟槽内的第一介质层上生长多晶硅，以将沟槽填满，磨平回刻；在P型外延层上依次进行N型掺杂和P型掺杂，得到阱区和源极；在P型外延层的表面沉积第二介质层，刻蚀阱区，形成凹槽；在凹槽内以第一预设温度、第一预设浓度进行P型离子注入，再进行N型离子注入；在凹槽内沉积金属，本发明能够解决沉积金属之前注入与阱区的掺杂离子为同类型的掺杂，由于工艺波动所引起的通孔深度变化而导致阱区的掺杂下阔，使PN结形成曲率半径较小的凸起，造成BV下降的技术问题。
一种 trench mos 器件及其制备方法

[发明专利]一种SGT器件的工艺方法及SGT器件-CN202310849595.7有效
发明人：丁振峰;骆建辉 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-07-12 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种SGT器件的工艺方法及SGT器件，该方法通过提供一N型外延衬底，并在N型外延衬底上刻蚀出第一沟槽，后通过热氧化的方式，在第一沟槽内壁生长第一氧化层，然后填充N型掺杂的多晶硅，并采用CMP技术磨平后回刻，以在第一沟槽内形成屏蔽栅，采用湿法刻蚀技术，将第一沟槽内壁的第一氧化层刻蚀预设深度，随后通过热氧化的方式，在第二沟槽内壁生长预设厚度的第二氧化层，将P型掺杂的多晶硅和N型掺杂的多晶硅依次沉积于第二沟槽内，并采用CMP技术磨平，最终在阱掺杂后，进行高温退火，以得到具有高击穿电压的SGT器件。
一种 sgt 器件工艺方法

[发明专利]一种SGT MOSFET生产工艺-CN202310564786.9在审
发明人：谢龙;骆建辉 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-05-19 - 公布日： 2023-10-03 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种SGT MOSFET生产工艺，该工艺包括：在外延衬底上蚀刻出沟槽；环绕沟槽的侧壁沉积出一介质层，并在介质层的内部填充第一多晶硅；分别对介质层以及第一多晶硅进行刻蚀，以使介质层的高度略高于第一多晶硅的高度，并通过热氧化同时在第一多晶硅的表面以及沟槽的侧壁形成栅氧化层；在栅氧化层内填充第二多晶硅，以使第二多晶硅和所述栅氧化层形成对应的栅极。本发明的有益效果是：通过上述方式能够减小栅极与外延衬底的交叠面积，又因为电容的大小与交叠面积成正比，从而能够有效的减小栅漏电容cgd的大小，另外，本申请还能够同时有效的减小栅极与多晶硅两者之间的交叠面积，同理，能够同时有效的减小栅源电容cgs的大小。
一种 sgt mosfet 生产工艺

[发明专利]一种改善SGT阈值电压稳定性的工艺方法及SGT器件-CN202310934314.8在审
发明人：丁振峰;兰立新 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-07-28 - 公布日： 2023-08-29 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种改善SGT阈值电压稳定性的工艺方法及SGT器件，该方法通过刻蚀出沟槽后，对沟槽的宽度进行测量，将测量得到的沟槽宽度值与对应的目标值作差，将第一差值输入映射模型中，输出第一目标档位，后在沟槽中形成栅极，然后控制源极离子注入，并根据第一目标档位，调用光刻程序，以对通孔的刻蚀进行控制，后对通孔宽度进行测量，将测量结果与对应的目标值作差，得到第二差值，并根据第二差值确定第二目标档位，最后判断第一目标档位与第二目标档位是否为同一档位，若是，则控制工艺流程结束，若否，则重新调试光刻程序，以使最终刻蚀的第一差值和第二差值所属档位相同，保证沟槽尺寸和通孔尺寸波动情况，从而改善阈值电压的稳定性。
一种改善 sgt 阈值电压稳定性工艺方法器件

[发明专利]一种Trench MOS器件及其制备方法-CN202310934313.3在审
发明人：丁振峰;骆建辉 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-07-28 - 公布日： 2023-08-29 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种Trench MOS器件及其制备方法，涉及半导体电子器件技术领域，制备方法包括提供一P型外延衬底；在P型外延衬底的表面进行刻蚀，形成沟槽，并沉积第一氧化层；在沟槽的底部进行离子注入，形成N型注入区；去除第一氧化层，生长第二氧化层；在第二氧化层生长多晶硅，以将沟槽填满，并进行磨平回刻；在P型外延衬底内分别进行N型和P型掺杂，得到阱区和源极；在P型外延衬底上沉积第三氧化层，刻蚀成凹槽；对第三氧化层进行P型掺杂，并在凹槽内沉积金属，本发明能够解决Trench MOS器件的击穿点设置在沟槽的底部区域，电场集中于沟槽的底部，分布不均匀，降低击穿电压和栅氧耐压性能的可靠性的技术问题。
一种 trench mos 器件及其制备方法

[实用新型]一种半导体器件框架-CN202321216822.4有效
发明人：陈宏仕;林钿文 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-05-19 - 公布日： 2023-08-22 - 主分类号： H01L23/495 文献下载
摘要：本实用新型公开了一种半导体器件框架，通过塑封胶包封，半导体器件框架包括上框总成以及设置在上框总成底部的下框总成，上框总成包括与下框总成连接的第一外引脚、设置在第一外引脚上远离下框总成一侧的多根第一引线、与多根第一引线上远离第一外引脚一侧连接的第一载芯板以及第一载芯板上远离第一引线一侧向外延伸出的上连筋，其中，上框总成与下框总成相同且呈相对设置，通过在第一载芯板及第二载芯板上分别加设上连筋及下连筋，能够确保相邻的两块第一载芯板以及相邻的两块第二载芯板之间的间距相同以及提高结构稳定，解决了目前框架载芯板上由于未设置连筋固定，从而导致载芯板处在封装生产过程中存在不稳定性的问题。
一种半导体器件框架

[发明专利]一种SGT器件的工艺方法及SGT器件-CN202310849593.8在审
发明人：丁振峰;骆建辉 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-07-12 - 公布日： 2023-08-08 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种SGT器件的工艺方法及SGT器件，通过热氧化的方式，在沟槽内壁生长第一氧化层；采用CVD设备在第一氧化层和掩膜层的表面沉积第二氧化层；在沟槽内填充多晶硅，并采用CMP技术磨平后回刻，以在沟槽内形成屏蔽栅；采用湿法刻蚀技术，将掩膜层表面的第二氧化层去除，同时，将沟槽内壁的第一氧化层和第二氧化层刻蚀预设深度；通过热氧化的方式，沉积预设厚度的第三氧化层；在第三氧化层上沉积多晶硅，以使多晶硅填满沟槽，并采用CMP技术磨平，以完成栅极的制作，具体的，通过热氧化方式和CVD方式制备氧化层，一方面可以控制氧化层的厚度，另一方面，可以在有效改善掩膜层翘曲的同时，杜绝剥离缺陷现象的发生。
一种 sgt 器件工艺方法

[发明专利]一种LDMOS场效应管及其制备方法-CN202310446742.6有效
发明人：李运鹏 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-04-24 - 公布日： 2023-07-25 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种LDMOS场效应管及其制备方法，该方法包括：对半导体衬底进行刻蚀以得到若干个沟槽区；在沟槽区内形成介质层，使介质层覆盖于沟槽区的底面与侧壁；对介质层进行离子注入，形成离子改性层；对介质层进行刻蚀，使介质层的厚度于沟槽区的侧壁随沟槽区的深度而递增，且介质层的顶面齐平于半导体衬底的表面；在沟槽区内的介质层之上形成浅氧化层，浅氧化层的顶面低于介质层的顶面；在半导体衬底与浅氧化层之上沉积场氧化层，使场氧化层于沟槽区内的底面低于介质层的顶面，形成LDMOS场效应管的场板。本发明通过优化场氧化层和浅沟槽氧化层交界附近位置薄弱击穿点，无需增加场板面积即可提升LDMOS场效应管的耐压水平。
一种 ldmos 场效应及其制备方法

[发明专利]一种半导体封装方法-CN202310101284.2有效
发明人：李运鹏 -专利权人： 江西萨瑞半导体技术有限公司
申请日： 2023-02-13 - 公布日： 2023-04-28 - 主分类号： H01L23/14 文献下载
摘要：本发明公开了一种半导体封装方法，该方法包括：对基板的封装区的表面进行减薄处理，并在减薄处理的封装区的表面沉积双层的键合介质；将蓝光芯粒、绿光芯粒与红光芯粒按照预设排布规则布置于封装区之上，且与键合介质接触；在温度与压力条件下，向蓝光芯粒、绿光芯粒与红光芯粒施加压力以使蓝光芯粒、绿光芯粒与红光芯粒键合连接至基板之上；对键合后暴露于蓝光芯粒、绿光芯粒与红光芯粒以外的键合介质进行减薄处理使初始厚度减薄至一目标厚度，以使键合介质的厚度等于芯片区的深度，得到RGB显示模组。解决了现有技术中RGB显示模组在封装过程中需要在三个芯粒与基板上分别沉积键合介质，步骤繁琐，导致封装效率处于较低水平的技术问题。
一种半导体封装方法

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