专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]堆叠式存储器装置及字线驱动器-CN202210398125.9在审
  • 叶腾豪;彭武钦;林志铭;吕函庭 - 旺宏电子股份有限公司
  • 2022-04-15 - 2023-10-24 - G11C16/08
  • 本公开提供一种堆叠式存储器装置及其字线驱动器。字线驱动器包括第一字线信号产生电路、第二字线信号产生电路、第一电压产生器以及第二电压产生器。第一字线信号产生电路根据控制信号以选择第一电压以及第二电压的其中之一来产生第一字线信号。第二字线信号产生电路根据控制信号以选择第三电压以及第四电压的其中之一来产生第二字线信号。第一电压产生器提供第二电压。第二电压产生器提供第四电压。其中第一电压产生器与第二电压产生器相互独立。
  • 堆叠存储器装置驱动器
  • [发明专利]晶体管结构及其制造方法-CN202210807041.6在审
  • 廖政华;柯宗杰;林幸如;谢荣裕;杨令武 - 旺宏电子股份有限公司
  • 2022-07-07 - 2023-10-24 - H01L29/417
  • 本公开提供了一种晶体管结构及其制备方法,该晶体管结构包括衬底、栅极结构、多个第一口袋掺杂区、多个第二口袋掺杂区、多个源极/漏极延伸区与多个源极/漏极区。栅极结构位于衬底上。多个第一口袋掺杂区位于栅极结构旁的衬底中。第一口袋掺杂区的掺杂包括IVA族元素。多个第二口袋掺杂区位于栅极结构旁的衬底中。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。多个源极/漏极延伸区位于多个第一口袋掺杂区中。多个源极/漏极区位于栅极结构旁的衬底中。源极/漏极延伸区位于源极/漏极区与栅极结构之间。
  • 晶体管结构及其制造方法
  • [发明专利]半导体结构及其制造方法-CN202210413900.3在审
  • 廖廷丰;翁茂元;刘光文 - 旺宏电子股份有限公司
  • 2022-04-15 - 2023-10-24 - H01L23/48
  • 本公开提供了一种半导体结构,包括:基板、叠层、多个有源结构、多个连接结构和多个隔离层。叠层设置在基板上。叠层具有多个次阵列区。叠层包括交替设置的栅极电极和介电层。有源结构在次阵列区中穿过叠层。存储单元由栅极电极和有源结构的交点所定义。连接结构在次阵列区之间穿过叠层。连接结构中的每一个包括第一部分、第二部分和第三部分。第一部分形成为连接结构的最外层,由多晶硅形成。第二部分设置在第一部分所定义的空间中,由非晶硅形成。第三部分设置在第二部分上,由非晶硅形成。隔离层设置在叠层的侧壁与连接结构之间。本公开还提供了一种半导体结构的制备方法。
  • 半导体结构及其制造方法
  • [发明专利]集成电路及执行其的方法-CN202210548243.3在审
  • 洪俊雄;洪硕男 - 旺宏电子股份有限公司
  • 2022-05-18 - 2023-10-24 - G11C16/08
  • 本公开提供了集成电路,包括具有用于并行存取存储器阵列数据的数据线的多个存储器阵列、输入输出接口、位于存储器阵列与输入输出接口之间的多个数据路径电路、多个运算电路以及数据分析电路。数据路径电路包括连接存储器阵列的各数据线的多个缓冲单元,每一缓冲单元包括多个储存元件。运算电路于缓冲单元中以连接各缓冲单元,并执行各缓冲单元的储存元件中的数据的功能,且平行配置以产生包括缓冲单元的操作结果的结果数据页。数据分析电路连接数据路径电路以执行结果数据页的功能以产生分析结果。本公开还提供了一种执行于集成电路的方法。
  • 集成电路执行方法
  • [发明专利]存储器元件及其制造方法-CN202210392449.1在审
  • 杨金成 - 旺宏电子股份有限公司
  • 2022-04-14 - 2023-10-10 - H10B43/30
  • 本公开提供了一种存储器元件,包括:介电基底、中层结构、多个通道柱、多个电荷储存结构、多个分隔结构以及辅助结构。所述介电基底包括阵列区与在所述阵列区旁的空旷区。所述中层结构在所述阵列区与所述空旷区中。所述多个通道柱穿过在所述阵列区中的所述中层结构。所述多个电荷储存结构位于所述中层结构与所述多个通道柱之间。所述多个分隔结构设置在所述多个通道柱之间,穿过在所述阵列区中的所述中层结构,并将所述中层结构分割成多个区块。所述辅助结构设置在所述空旷区中。所述辅助结构包括至少一虚设分隔结构,所述虚设分隔结构和所述多个分隔结构的延伸方向不同。
  • 存储器元件及其制造方法
  • [发明专利]存储器元件-CN202210314426.9在审
  • 陈士弘;洪俊雄 - 旺宏电子股份有限公司
  • 2022-03-28 - 2023-10-10 - G11C5/06
  • 本发明提供一种存储器元件,该存储器元件包含一存储器结构、一控制器芯片,以及一处理器芯片。存储器结构包含第一存储器芯片,以及多个第二存储器芯片所形成的一叠层,其中第二存储器芯片的每一者的存储器密度高于第一存储器芯片的存储器密度。控制器芯片电性连接至第一存储器芯片以及第二存储器芯片。处理器芯片电性连接至控制器芯片。
  • 存储器元件
  • [发明专利]存储器元件-CN202210382977.9在审
  • 陈士弘 - 旺宏电子股份有限公司
  • 2022-04-12 - 2023-10-03 - G11C5/06
  • 本公开提供了一种存储器元件,包括:存储器载板、多个存储器阵列区域、多个逻辑芯片,以及多个内连接线。存储器阵列区域位于该存储器载板内,其中存储器阵列区域包括至少一NAND架构的存储器。逻辑芯片配置在存储器载板上。内连接线将逻辑芯片彼此电性连接,且将逻辑芯片电性连接至存储器阵列区域。
  • 存储器元件
  • [发明专利]存储器装置及其制备方法-CN202210352891.1在审
  • 赖二琨;龙翔澜;杨志祥 - 旺宏电子股份有限公司
  • 2022-04-01 - 2023-09-29 - H10B63/10
  • 本公开提供了一种存储器装置,包括:基板、第一导电条、第二导电条、第一柱元件以及间隙壁。第一导电条设置在基板上且沿着第一方向延伸。第二导电条设置在第一导电条上且沿着第二方向延伸,其中第一方向与第二方向平行于基板的上表面,且第二方向交叉于第一方向,其中第二导电条的厚度大于第一导电条的厚度,且第二导电条为整体的结构。第一柱元件设置于第一导电条与第二导电条之间的交叉位置上,且由第一导电条的顶面沿着第三方向往第二导电条的底面延伸,第三方向交叉于第一方向与第二方向。第一柱元件包括对应第一阶层的转换层及存储层。本公开还提供了一种存储器装置的制备方法。
  • 存储器装置及其制备方法
  • [发明专利]布线图案-CN202210292182.9在审
  • 杨金成;林云珠 - 旺宏电子股份有限公司
  • 2022-03-23 - 2023-09-22 - H01L23/50
  • 本公开提供一种布线图案。布线图案包含第一布线区域、第二布线区域与内连线区。第一布线区域包含多条沿着第一方向延伸的第一导线。多条第一导线沿垂直于该第一方向的第二方向具有第一节距。第二布线区域包含多条沿着第一方向延伸的第二导线。多条第二导线沿着第二方向具有第二节距,第二节距大致相等于第一节距。内连线区包含二沿着第一方向分离配置的主体部、以及连接于二主体部的连接部。连接部沿着第二方向的宽度小于二主体部沿着第二方向的宽度。
  • 布线图案
  • [发明专利]感应放大器及其操作方法-CN202210294613.5在审
  • 胡瀚文 - 旺宏电子股份有限公司
  • 2022-03-23 - 2023-09-22 - G11C7/06
  • 本发明公开一种感应放大器与其操作方法。该感应放大器的操作方法包括:于一第一阶段内,对该感应放大器内的一第一感应输入电压与一第二感应输入电压进行初始化,及利用存于该感应放大器内的多个晶体管内的电荷来记录一前一回合的一第一感应输出电压与一第二感应输出电压;于一第二阶段内,将一目前回合的该第一感应输出电压与该第二感应输出电压取样成多个转态点;于一第三阶段的一第一子阶段内,将一输入信号与一第一参考电压之间的一电压差放大;以及于该第三阶段的一第二子阶段内,将该第一感应输出电压与该第二感应输出电压拉开至一全摆动电压范围,并且将电荷记录到这些晶体管。
  • 感应放大器及其操作方法
  • [发明专利]三维存储器结构与电路-CN202210292380.5在审
  • 陈重光;洪俊雄 - 旺宏电子股份有限公司
  • 2022-03-23 - 2023-09-22 - G11C5/02
  • 本发明公开一种三维存储器结构,包括:存储器阵列,包括第一与第二子阵列,分别具有第一选择线、多条字线与第二选择线;连接结构,包括多个连接区域,其中第一选择线、多条字线与第二选择线的至少其中之一的延伸结构耦接到多个连接区中的相应的连接区域;传输门组,设置在连接结构之下,且在第一与第二子阵列之间,传输门组包括多个传输门,多个传输门分别耦接到相应的多个连接区域;及驱动电路,耦接至传输门组,并且设置在连接结构之下。
  • 三维存储器结构电路

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