专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]低功耗的多次可编程非易失性存储单元及其存储器-CN202210375074.8在审
  • 宁丹;王宇龙 - 成都锐成芯微科技股份有限公司
  • 2022-04-11 - 2023-10-27 - H10B41/30
  • 本发明涉及多次可编程非易失性存储单元及其存储单元组和存储器,所述存储单元包含:一个深N阱,第一P阱、第二P阱、和一个N阱,三者相互平行位于所述深N阱中,所述两个P阱被所述N阱分隔开;一个NMOS浮栅晶体管位于第一P阱中,该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物;一个电容位于第二P阱中,该电容包含一个或两个位于第二P阱中N型耦合区;所述第一P阱中的浮栅晶体管的浮栅及其栅氧化物,垂直于P阱与N阱的平行方向,延伸跨过N阱,直至覆盖第二P阱中的所述电容,分别形成该电容的上极板和栅氧化物。所述存储单元的编程和擦除操作,均通过富勒‑诺德海姆隧穿进行,可以大幅度降低功耗,而且擦除效率高。
  • 功耗多次可编程非易失性存储单元及其存储器
  • [发明专利]低功耗的多次可编程非易失性存储单元及其存储器-CN202210376684.X在审
  • 宁丹;王宇龙 - 成都锐成芯微科技股份有限公司
  • 2022-04-11 - 2023-10-24 - G11C16/04
  • 本发明涉及多次可编程非易失性存储单元及其存储单元组和存储器,所述存储单元包含:一个深N阱,第一P阱、第二P阱、和第三P阱/或第一N阱,这些阱相互平行地位于所述深N阱中,控制电容和隧穿电容分别位于第一和第二P阱中,各自包含一个或两个位于所在P阱中的N型耦合区;一个浮栅晶体管位于第三P阱/或第一N阱中,该浮栅晶体管包含多晶硅浮栅及其下方的栅氧化物;所述浮栅晶体管的浮栅及其栅氧化物,沿垂直于上述P阱的平行方向,延伸至覆盖第一和第二P阱中的控制电容和隧穿电容,分别形成控制电容和隧穿电容的上极板和栅氧化物。所述存储单元的编程和擦除操作,均通过富勒‑诺德海姆隧穿进行,可以大幅度降低功耗,而且擦除效率高。
  • 功耗多次可编程非易失性存储单元及其存储器
  • [发明专利]一种快速启动电路-CN201910821605.X有效
  • 王银 - 成都锐成芯微科技股份有限公司
  • 2019-09-02 - 2023-09-15 - H03K17/22
  • 本发明公开了一种快速启动电路,涉及集成电路技术领域。该快速启动电路包括电平转换模块、连接于电平转换模块的反相器模块、第一场效应管、第二场效应管和电阻,电平转换模块将输入信号进行放大并输出至反相器模块,反相器模块将信号反向后发送至第一场效应管以导通或截止第一场效应管;第二场效应管连接于电源电压;电阻的一端连接于第二场效应管,并连接于快速启动电路的启动电压输出端,电阻的另一端接地;启动电压输出端输出启动电压至后续电路以启动后续电路,启动电压输出端还连接于电平转换模块的输入端。本发明技术方案通过将启动电压输出端的启动电压输出至电平转换模块,使得电路更可靠、关闭更及时。
  • 一种快速启动电路
  • [发明专利]一种自动布线绕线的方法-CN201911374023.8有效
  • 吴海媚 - 成都锐成芯微科技股份有限公司
  • 2019-12-27 - 2023-09-15 - G06F30/3953
  • 本发明公开了一种自动布线绕线的方法,涉及集成电路技术领域。该方法包括:获取目标设计模块的初始绕线阻挡层的坐标数组;将初始绕线阻挡层的坐标数组和预设缩放因子进行乘法运算以得到缩放后的绕线阻挡层坐标数组,将该数组设为第三变量;获取目标设计模块中所有引脚的初始绕线阻挡层的坐标数组,基于该数组进行逻辑运算以得到每个引脚缩放后的绕线阻挡层坐标数组,将该数组设为第五变量;将第五变量和第三变量进行逻辑运算以得到目标设计模块及其引脚缩放后的绕线阻挡层的坐标数组,将该数组设为第六变量;基于第六变量产生带绕线阻挡层信息的图层。本发明技术方案对于引脚较多的设计模块,可减少工作人员的工作量、提高设计精度。
  • 一种自动布线方法
  • [发明专利]系统级芯片及其制备方法-CN202310685324.2有效
  • 宁丹;向建军 - 成都锐成芯微科技股份有限公司;上海锐麟微电子有限公司
  • 2023-06-12 - 2023-09-15 - H01L27/088
  • 本发明涉及一种系统级芯片及其制备方法,其中系统级芯片包含:嵌入式存储模块、及其外围的数字模块,嵌入式存储模块中包含至少一个嵌入式存储单元,数字模块中包含第一MOS晶体管和至少一个标准单元;其中所述的标准单元包含第二MOS晶体管,所述的嵌入式存储单元包含第三MOS晶体管,第一、第二、和第三MOS晶体管各自包含一个栅极及其下方的栅氧层,其中第二和第三MOS晶体管的栅氧层厚度相同,都比第一MOS晶体管的栅氧层薄。本发明系统级芯片中外围标准单元和存储单元中的中栅氧晶体管,具有更小的面积、更低的工作电压、更小的功耗。
  • 系统芯片及其制备方法
  • [发明专利]用于信道选择开关的自举电路-CN201610096226.5有效
  • 连颖;何天长 - 成都锐成芯微科技股份有限公司
  • 2016-02-22 - 2023-09-15 - H03K17/687
  • 本发明公开了一种用于信道选择开关的自举电路,包括输入信号端、时钟信号输入端、升压子电路、控制子电路、选通信号端及输出信号端,所述时钟信号输入端控制所述升压子电路的正常工作,所述升压子电路控制所述输出信号端输出的电压为所述输入信号端的输入电压与电源电压之和,所述控制子电路控制当所述选通信号端输入的信号有效时,所述输出信号端输出的电压不低于所述电源电压。本发明使得送入采样保持电路的信号保持连续,能够跟随输入信号的变化而变化,从而减小下次采样的建立时间,提高采样速度,非常适合用于高速模拟前端的多信道选择电路。
  • 用于信道选择开关电路
  • [发明专利]共模电平产生电路-CN201610261565.4有效
  • 连颖 - 成都锐成芯微科技股份有限公司
  • 2016-04-26 - 2023-08-01 - H03K5/135
  • 本发明公开了一种共模电平产生电路,包括第一时钟信号输入端、与所述第一时钟信号输入端输入的时钟信号反相的第二时钟信号输入端、与所述第二时钟信号输入端相连的场效应管、与所述第一时钟信号输入端及所述场效应管相连的第一电容、与所述场效应管及所述第一电容相连的第二电容及共模电平输出端,在所述第一时钟信号输入端输入的时钟信号为低电平信号时,所述共模电平输出端输出共模电平。本发明静态功耗为零,动态功耗与系统时钟频率成正比。
  • 电平产生电路
  • [发明专利]高线性度高速信号缓冲电路-CN201710470078.3有效
  • 何天长 - 成都锐成芯微科技股份有限公司
  • 2017-06-20 - 2023-08-01 - H03M1/06
  • 本发明公开了一种高线性度高速信号缓冲电路,包括输入端、第一场效应管、第二场效应管、与第一场效应管相连的第一电流源、与第二场效应管相连的第二电流源、第三场效应管、与第三场效应管相连的第四场效应管、与第二电流源和第二场效应管相连的第一电容、第二电容及输出端,第一场效应管与第一电流源形成主要缓冲器,第二电流源、第二场效应管、第三场效应管及第四场效应管形成电流补偿子电路,第一电容与第二电容的电容值相等,第一电容为补偿电容,第二电容为负载电容,第二场效应管和第四场效应管采集负载电容的电流的变化,再通过第三场效应管补偿到主要缓冲器,来保证流过第一场效应管的电流不变。本发明电路结构简单,且实现了高线性度。
  • 线性高速信号缓冲电路
  • [发明专利]共模反馈电路和信号处理电路-CN201711225331.5有效
  • 袁博群 - 成都锐成芯微科技股份有限公司
  • 2017-11-29 - 2023-08-01 - G05F1/56
  • 本发明公开了一种共模反馈电路和信号处理电路,涉及集成电路技术领域。该共模反馈电路包括连接于电源并为共模反馈电路提供偏置电流源的电流源子电路,连接于参考电压和全差分运放电路共模输出电压的比较子电路,连接于所述比较子电路的负载子电路;所述电流源子电路连接于所述比较子电路,所述比较子电路比较所述参考电压和所述共模输出电压,并输出反馈电压以调整稳定所述全差分运放电路的电压。本发明技术方案通过共模反馈电路中的比较子电路比较参考电压以及共模输出电压,输出反馈电压至全差分运放电路以调整尾电流使其匹配负载电流,同时能稳定共模输出电压,提供较宽的摆幅和较高的增益。
  • 反馈电路信号处理
  • [发明专利]一种校正高占空比的时钟信号电路-CN202011433747.8有效
  • 罗婷 - 成都锐成芯微科技股份有限公司
  • 2020-12-10 - 2023-07-28 - H03K3/017
  • 本发明公开了一种校正高占空比的时钟信号电路,涉及集成电路技术领域。该电路包括第一反相器、第二反相器、第一电流镜模块、第二电流镜模块和第一控制场效应管、第二控制场效应管和第三控制场效应管;第一反相器分别连接于信号输入端和第二反相器,第二反相器连接于信号输出端;第一控制场效应管连接于第一反相器、第二控制场效应管、第三控制场效应管、第一电流镜模块和第二电流镜模块;第二控制场效应管和第三控制场效应管连接于信号输出端;第一电流镜模块连接于第二控制场效应管,第二电流镜模块连接于第三控制场效应管。本发明技术方案通过控制第一控制场效应管和第二电流镜模块镜像的电流大小,以精确控制信号输出端输出波形的占空比。
  • 一种校正高占空时钟信号电路
  • [发明专利]一种时钟产生电路-CN201911401724.6有效
  • 刘洋 - 成都锐成芯微科技股份有限公司
  • 2019-12-31 - 2023-07-28 - H03B5/32
  • 本发明公开了一种时钟产生电路,涉及集成电路技术领域。该时钟产生电路包括低压差线性稳压器、电压转电流模块和压控振荡器,所述低压差线性稳压器为所述电压转电流模块提供稳定的第一电压;所述低压差线性稳压器包括运放模块和电阻阵列模块,所述电阻阵列模块用于调整所述低压差线性稳压器的输出以控制所述第一电压的大小;所述电压转电流模块根据所述第一电压的大小为所述压控振荡器提供不同的驱动,以使所述压控振荡器保持持续翻转振荡,输出时钟信号至后续电路。本发明技术方案通过将低压差线性稳压器和压控振荡器结合到一起,利用低压差线性稳压器良好的电源电压抑制比性能,解决了压控振荡器时钟精度受到电源电压波动影响的问题。
  • 一种时钟产生电路
  • [发明专利]高电源抑制比电压调整电路-CN201610838388.1有效
  • 唐浩月 - 成都锐成芯微科技股份有限公司
  • 2016-09-21 - 2023-07-28 - G05F1/56
  • 本发明公开了一种高电源抑制比电压调整电路,包括启动子电路、与所述启动子电路相连的用于提供基准电流的基准源子电路、与所述基准源子电路相连的电压调整子电路、连接于所述基准源子电路与所述电压调整子电路之间的用于保证环路稳定性的负反馈子电路及与所述电压调整子电路相连的高电源抑制比子电路,所述启动子电路启动所述高电源抑制比电压调整电路的工作,所述电压调整子电路产生需要的可以调节的输出电压,所述高电源抑制比子电路提高所述高电源抑制比电压调整电路的电源抑制比。本发明提高了电压调整电路的高频段部分的电源抑制比。
  • 电源抑制电压调整电路
  • [发明专利]一种RC振荡电路-CN201910821589.4有效
  • 宋登明 - 成都锐成芯微科技股份有限公司
  • 2019-09-02 - 2023-07-28 - H03B5/20
  • 本发明公开了一种RC振荡电路,涉及集成电路技术领域。该电路振荡子电路、电流源子电路、稳压子电路和输出子电路;电流源子电路提供基准电流源至稳压子电路,稳压子电路输出稳压电压至振荡子电路,振荡子电路输出稳定的时钟至输出子电路,输出子电路将稳定的时钟放大后输出;稳压子电路包括连接于电流源子电路的第一PMOS管,第一PMOS管连接有第一NMOS管,第一NMOS管连接有第二NMOS管和第三NMOS管,第三NMOS管连接有第一电阻,基准电流源流经第一NMOS管、第三NMOS管和第一电阻,在第一电阻上产生压降,并由第三NMOS管输出稳压电压至振荡子电路。本发明技术方案中通过正温度相关的第一电阻以补偿第三NMOS管阈值电压的负温度系数,从而使得电路具有良好的温度系数。
  • 一种rc振荡电路
  • [发明专利]一种电源自动切换电路-CN201910719435.4有效
  • 黄存华 - 成都锐成芯微科技股份有限公司
  • 2019-08-06 - 2023-05-30 - H02J9/00
  • 本发明公开了一种电源自动切换电路,涉及集成电路技术领域。该电源自动切换电路包括主电源和备用电源,以及连接于所述主电源和所述备用电源的电压比较子电路和电压选择子电路,所述电压比较子电路用于比较所述主电源和所述备用电源的大小,并将比较结果输出至所述电压选择子电路,所述电压选择子电路根据所述比较结果接通所述主电源和所述备用电源中电压较大的电源通过其输出端输出。本发明技术方案电路结构简单,无需外部输入任何判断信号,即可自动判断并选择较高的电源输出。
  • 一种电源自动切换电路
  • [发明专利]集成电路版图拼接方法-CN201911374024.2有效
  • 成爱 - 成都锐成芯微科技股份有限公司
  • 2019-12-27 - 2023-05-30 - G06F30/392
  • 本发明公开了一种集成电路版图拼接方法,涉及集成电路技术领域。该集成电路版图拼接方法包括以下步骤:S1、获取待处理芯片模块中待处理引脚的引脚信息,所述引脚信息包括待处理引脚的引脚名称和引脚坐标数组;S2、根据所述待处理引脚的引脚坐标数组计算得到该待处理引脚的中心点坐标;S3、获取待拼接芯片模块的引脚信息,所述待拼接芯片模块的引脚信息包括待拼接引脚的引脚名称和引脚坐标数组;S4、将所述待拼接引脚的引脚名称和所述待处理引脚的引脚名称进行一一对应,并根据对应的待拼接引脚的引脚坐标数组和待处理引脚的中心点坐标进行拼接。本发明技术方案通过引脚坐标计算得到中心点坐标,以确定引脚的位置,达到芯片模块无缝拼接的效果。
  • 集成电路版图拼接方法

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