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- [发明专利]半导体装置-CN201811531479.6有效
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小柳胜
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铠侠股份有限公司
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2018-12-14
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2023-10-20
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G11C16/06
- 实施方式提供能够降低制造成本的半导体装置。半导体装置包括第1芯片及第2芯片，第1芯片具有第1基板、第1元件层、设置于第1元件层的焊垫、贯穿第1基板及第1元件层且与焊垫连接的通孔，第2芯片具有第2基板、第2元件层、设置于第2元件层的焊垫、贯穿第2基板与第2元件层且与焊垫连接的通孔，第1芯片的通孔包含第1通孔，第1芯片的焊垫包含与第1通孔连接的第1焊垫，第2芯片的通孔包含第2通孔，第2芯片的焊垫包含与第2通孔连接的第2焊垫及第3焊垫，包含设置于第2元件层中且将第2焊垫与第3焊垫连接的第1配线，第1芯片与第2芯片将第1元件层的上表面及第2元件层的上表面重叠，第1焊垫及第3焊垫经由第1导电体而连接。
- 半导体装置
- [发明专利]半导体装置-CN201810895152.0有效
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筑山慧至;小柳胜;伊东干彦;河崎一茂
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铠侠股份有限公司
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2018-08-08
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2023-09-19
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H01L23/522
- 实施方式提供一种能够实现高速信号收发的半导体装置。半导体装置具备：基底部件；以及多个半导体芯片，积层在基底部件上，且经由连接部件相互电连接；多个半导体芯片中的第1半导体芯片包含：半导体衬底，具有元件面及其相反侧的背面；功能层，设置在元件面上；以及多个贯通电极，在半导体衬底中从背面延伸到元件面，电连接于功能层；第1半导体芯片经由连接于多个贯通电极的连接部件而电连接于多个半导体芯片中相邻的第2半导体芯片；功能层包含：第1接触垫；以及第2接触垫，位于多个半导体芯片的积层方向上的半导体衬底与第1接触垫之间的层级；多个贯通电极包含：第1贯通电极，连接于第1接触垫；以及第2贯通电极，连接于第2接触垫。
- 半导体装置
- [发明专利]修正电路-CN201810887362.5有效
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平嶋康伯;小柳胜
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铠侠股份有限公司
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2018-08-06
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2023-08-11
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H03K5/00
- 实施方式提供一种改善工作周期的调整的修正电路。一实施方式的修正电路包含第1检测部、第2检测部、延迟部、及波形整形部。第1检测部是以测量第1时脉的第1电平与第2电平中第1电平的第1期间的方式构成。第2检测部是以测量与第1时脉互补的第2时脉的第1电平的第2期间的方式构成。延迟部是以使第1时脉与第2时脉的一个延迟基于第1期间与第2期间的差的量，而产生延迟时脉的方式构成。波形整形部是以产生具有基于延迟时脉的上升边缘与下降边缘中的一个边缘，与第1时脉及第2时脉的另一个的所述一个边缘切换的逻辑电平的第3时脉的方式构成。
- 修正电路
- [发明专利]半导体装置-CN201810895900.5有效
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筑山慧至;小柳胜;伊东干彦;河崎一茂
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铠侠股份有限公司
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2018-08-08
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2023-07-18
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H10B80/00
- 本发明提供一种半导体装置。实施方式的半导体装置包含：基底部件；积层体，配置于基底部件上，且包含在与基底部件的上表面交叉的方向上积层的多个半导体芯片、及与多个半导体芯片相连的公共端子；第1导体，设置在积层体上；第2导体，设置在基底部件的上表面；及连接导体，将第1导体与第2导体连接；且多个半导体芯片具有配置着功能元件的元件面、及与元件面为相反侧的背面，分别包含从背面到达元件面的贯通电极，公共端子包含多个半导体芯片的贯通电极，且具有位于积层体的上表面的上端、及位于积层体的下表面的下端，第1导体连接于公共端子的上端，第2导体经由连接导体而连接于第1导体，并且电连接于公共端子的下端。
- 半导体装置
- [发明专利]存储装置-CN201780055728.6有效
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伊东干彦;小柳胜;中谷真史;奥野晋也;长坂繁辉;吉原正浩;梅泽明;筑山慧至;河崎一茂
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铠侠股份有限公司
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2017-03-23
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2023-05-12
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H01L27/10
- 实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接到所述第1电路，所述第1端子的第2端部连接到所述第1电压产生电路。所述第2端子的第3端部连接到所述第3端子，所述第2端子的第4端部连接到所述第2电压产生电路。所述第3端子的第5端部连接到所述第2电路，所述第3端子的第6端部经由所述第2端子连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。
- 存储装置
- [发明专利]半导体存储装置-CN202210600164.2在审
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吕钊;长井裕士;菅原昭雄;黑泽武寿;小柳胜
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铠侠股份有限公司
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2022-05-27
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2023-02-03
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G11C11/4063
- 本发明提供一种高速动作的半导体存储装置。半导体存储装置具有：第1焊垫，能收发第1时点信号；第2焊垫，能根据第1时点信号收发数据信号；第3焊垫，能接收第2时点信号；第4焊垫，能根据第2时点信号接收控制信息；存储单元阵列；感测放大器，与所述存储单元阵列连接；第1寄存器，与所述感测放大器连接；第2寄存器，能存储第1控制信息；第3寄存器，能存储第2控制信息；及控制电路，能执行从第1焊垫输出存储在第1寄存器的数据的数据输出。基于与i个周期量的第2时点信号对应的对第4焊垫的输入，将第1控制信息存储在第2寄存器。基于与j个周期量的第2时点信号对应的对第4焊垫的输入，将第2控制信息存储在第3寄存器。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201810149806.5有效
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白石圭;小柳胜;伊东干彦;平嶋康伯
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铠侠股份有限公司
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2018-02-13
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2022-12-13
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G11C16/22
- 实施方式提供一种能够降低在接通电源时流通的贯通电流的半导体存储装置。一实施方式的半导体存储装置的电源保护电路包含：第1晶体管，包含电连接于第1焊垫的第1端、及电连接于第1节点的第2端；第2晶体管，包含电连接于第2焊垫的第1端、及电连接于第1节点的第2端；第3晶体管，包含电连接于被供给与第1焊垫不同的电压的第2焊垫的第1端、电连接于第1节点的第2端、及电连接于第2节点的栅极，且具有与第2晶体管不同的尺寸；第4晶体管，包含电连接于第1焊垫的第1端、电连接于第2节点的第2端、及电连接于第1节点的栅极；以及第5晶体管，包含电连接于第2焊垫的第1端、电连接于第2节点的第2端、及电连接于第1节点的栅极。
- 半导体存储装置
- [发明专利]半导体装置-CN202210802758.1在审
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平嶋康伯;小柳胜;高山豊
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铠侠股份有限公司
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2018-01-30
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2022-10-11
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H03K19/0175
- 本发明的实施方式提供一种能够提高处理能力的半导体装置。实施方式的半导体装置包含输入接收器与数据输入用锁存电路。数据输入用锁存电路包含：第1反相器(IV3)，输出第1信号；第2及第3反相器(IV7及IV11)，分别输出第1及第2时钟信号；第1时钟产生电路(BT1)，产生相对于第1时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第3时钟信号(CKn)；第2时钟产生电路(BT2)，产生相对于第2时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第4时钟信号(CKp)；第4反相器(IV12)，输出第1信号的反转信号；以及数据锁存电路(IV13及IV14)，将第4反相器的输出信号锁存。
- 半导体装置
- [发明专利]半导体装置-CN201810088613.3有效
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平嶋康伯;小柳胜;高山豊
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铠侠股份有限公司
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2018-01-30
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2022-07-26
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G11C16/10
- 本发明的实施方式提供一种能够提高处理能力的半导体装置。实施方式的半导体装置包含输入接收器与数据输入用锁存电路。数据输入用锁存电路包含：第1反相器(IV3)，输出第1信号；第2及第3反相器(IV7及IV11)，分别输出第1及第2时钟信号；第1时钟产生电路(BT1)，产生相对于第1时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第3时钟信号(CKn)；第2时钟产生电路(BT2)，产生相对于第2时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第4时钟信号(CKp)；第4反相器(IV12)，输出第1信号的反转信号；以及数据锁存电路(IV13及IV14)，将第4反相器的输出信号锁存。
- 半导体装置
- [发明专利]半导体存储装置-CN201710650750.7有效
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稻垣真野;小柳胜
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铠侠股份有限公司
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2017-08-02
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2022-03-04
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G11C16/30
- 本发明的实施方式提供一种能够使电源通电时流动的贯通电流减少的半导体存储装置。一实施方式的半导体存储装置具备包含电源保护电路的芯片，该电源保护电路包含第1至第3焊盘、电阻、电容器、反相器、及第1及第2晶体管。第2及第3焊盘分别被供给第1及第2电压。电阻是将第1端连接于第2焊盘。电容器是将第1端连接于电阻的第2端。第1晶体管是将第1端连接于第2焊盘，将第2端连接于具有基于电容器的第1端的电压的值的信号的节点，将栅极连接于第1焊盘。反相器是将输入端连接于第1晶体管的第2端。第2晶体管连接于第2焊盘与第3焊盘之间，且将栅极连接于反相器的输出端。
- 半导体存储装置
- [发明专利]半导体装置-CN201710711611.0有效
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河崎一茂;伊东干彦;小柳胜
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东芝存储器株式会社
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2017-08-18
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2021-12-07
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H01L25/065
- 本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。
- 半导体装置
- [发明专利]半导体装置-CN202110411837.5在审
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伊东干彦;小柳胜
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东芝存储器株式会社
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2017-03-08
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2021-06-22
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G11C16/10
- 本发明的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行将来自多个第1输入输出电路及多个第2输入输出电路的数据向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降，取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。
- 半导体装置
- [发明专利]半导体装置-CN201710134242.3有效
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伊东干彦;小柳胜
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东芝存储器株式会社
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2017-03-08
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2021-05-07
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G11C16/10
- 本发明的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行将来自多个第1输入输出电路及多个第2输入输出电路的数据向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降，取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。
- 半导体装置
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