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[发明专利]集成电路半定制物理设计贯穿信号线自动规划方法-CN201811118512.2有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2018-09-25 - 公布日： 2023-04-07 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种集成电路半定制物理设计贯穿信号线自动规划方法，包括以下按步骤。步骤S1：获得原始设计数据并且判断该原始设计数据的正确性，如果判断通过则执行步骤S1，否则重复执行本步骤。步骤S2：根据原始设计数据进行贯穿信号线自动规划。步骤S3：导出符合EDA工具规定格式的贯穿信号线规划结果文件和用于后续分析的报告文件，同时判断该贯穿信号线规划结果文件是否符合要求，如果判断通过则执行后续流程，否则重复执行步骤S1。本发明公开的集成电路半定制物理设计贯穿信号线自动规划方法，具有FeedThrough路径短、子模块管脚数量适中、FeedThrough对称性好等特点，能够提高贯穿信号线的设计效率。
集成电路定制物理设计贯穿信号线自动规划方法

[发明专利]集成电路后端半定制设计高效RDL设计方法-CN201811118424.2有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2018-09-25 - 公布日： 2023-04-07 - 主分类号： G06F30/39 文献下载
摘要：本发明公开了一种集成电路后端半定制设计高效RDL设计方法，包括以下按步骤：步骤S1：基于RDL设计需求进行芯片全局规划。步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成。本发明公开的集成电路后端半定制设计高效RDL设计方法，其有益效果在于，通过设置RDL设计步骤、RDL数据整合步骤、RDL数据检查步骤，确保最后流片成功，避免无效工作和减少设计迭代次数，缩短整个芯片设计周期。
集成电路后端定制设计高效 rdl 方法

[发明专利]集成电路半定制物理设计贯穿信号线高效复用方法-CN201811112690.4有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2018-09-25 - 公布日： 2022-12-02 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种集成电路半定制物理设计贯穿信号线高效复用方法，包括以下步骤。步骤S1：获得原始设计数据并且验证该原始设计数据的完整性和正确性。步骤S2：将复用模块内的多个子模块替换为相同的母版子模块。步骤S3：当复用模块内的贯穿线的间距小于指定间距时，调整子模块的位置以减少穿过复用模块的贯穿线的数量。步骤S4：当复用模块内的贯穿线具有相同的连接关系时，将上述独立的贯穿线进行复用调整，以完成贯穿线的最短距离连接。本发明公开的集成电路半定制物理设计贯穿信号线高效复用方法，有效地提高贯穿信号线的复用效率，避免无效工作和减少设计迭代次数，最终缩短整个芯片设计周期。
集成电路定制物理设计贯穿信号线高效方法

[发明专利]集成电路半定制物理设计高效信号线电迁移分析方法-CN201811112697.6有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2018-09-25 - 公布日： 2022-12-02 - 主分类号： G06F30/3323 文献下载
摘要：本发明公开了一种集成电路半定制物理设计高效信号线电迁移分析方法，包括以下步骤。步骤S1：根据扁平式设计或者层次化设计对于寄生参数数据进行针对性检查。步骤S2：对于寄生参数数据进行格式转换。步骤S3：整理生成用于芯片设计的逻辑信息。步骤S4：根据经格式转换的寄生参数数据和用于芯片设计的逻辑信息生成属性信息。本发明公开的集成电路半定制物理设计高效信号线电迁移分析方法，基于信号线的物理和逻辑关系并且根据逻辑信息、属性信息和寄生参数数据利用FIT计算方式获得信号线电迁移分析数据，能够提高设计效率，避免无效工作和减少设计迭代次数，缩短整个芯片设计周期。
集成电路定制物理设计高效信号线迁移分析方法

[发明专利]集成电路半定制后端设计布线和优化方法-CN201711111879.7有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-11-13 - 公布日： 2022-01-04 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种集成电路半定制后端设计布线和优化方法。步骤S1：后端设计工具导入初始数据。步骤S2：通过后端设计工具添加填充单元，以固定版图初始格局和寄生参数。步骤S3：根据上述初始数据，通过后端设计工具对于各条信号线进行选择性处理，以输出第一布线结果。步骤S4：根据预设的各条信号线的优先级，通过后端设计工具对于上述第一布线结果的时钟信号线优先于常规信号线进行布线，以输出第二布线结果。本发明公开的集成电路半定制后端设计布线和优化方法，在布线阶段进行针对性优化以提高设计效率和设计质量，以便高质高效地完成项目开发周期各个时间节点的目标任务。
集成电路定制后端设计布线优化方法

[发明专利]集成电路半定制后端设计高效时钟树物理绕线优化方法-CN201810012747.7有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2018-01-06 - 公布日： 2021-11-09 - 主分类号： G06F30/398 文献下载
摘要：本发明公开了一种集成电路半定制后端设计高效时钟树物理绕线优化方法。步骤S1：后端设计工具根据芯片形状和内部元器件布局规划获取绕线资源信息。步骤S2：根据上述绕线资源信息和预置优先级的检查项目的顺序逐次检查并且判断时钟树信号线是否合理，如果合理则返回步骤S1，否则执行步骤S3。步骤S3：根据预置优先级的优化项目的顺序逐次优化时钟树信号线并且输出优化结果，同时执行步骤S2直至各项检查项目均检查完毕。本发明公开的集成电路半定制后端设计高效时钟树物理绕线优化方法，提高时钟树设计的设计质量，有助于提高芯片设计工作效率，减少无效工作和减少设计迭代次数，最终缩短芯片设计周期。
集成电路定制后端设计高效时钟物理优化方法

[发明专利]集成电路设计资料库管理系统-CN201710431442.5有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-06-09 - 公布日： 2021-09-14 - 主分类号： G06F16/21 文献下载
摘要：本发明公开了一种集成电路设计资料库管理系统，包括参数设置模块，资料收集模块，任务分配模块，资料整理模块，资料生成模块，资料检查模块和资料提交模块；参数设置模块设置数据库全局参数；资料收集模块收集原始设计数据并存储到本地目录中；任务分配模块用于将数据分配到资料整理模块和资料生成模块，资料整理模块对可直接使用的数据进行归纳整理；资料生成模块将无法直接使用的数据进行转化；资料检查模块对数据进行检查并发送至资料提交模块，资料提交模块用于将该数据打包并存储到指定目录下。本发明实现对各设计团队收集的数据资料进行统一整理、归纳、转化和检查，保证了各个设计团队使用统一的设计数据，提高了工作效率、降低了工作成本。
集成电路设计资料库管理系统

[发明专利]集成电路半定制后端设计高效时钟树物理位置优化方法-CN201810012744.3有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2018-01-06 - 公布日： 2021-08-03 - 主分类号： G06F30/398 文献下载
摘要：本发明公开了一种集成电路半定制后端设计高效时钟树物理位置优化方法。步骤S1：后端设计工具根据芯片形状和元器件的电气参数逐一检查并且判断时钟树的各个物理位置是否合理，如果合理则检查时钟树的下一物理位置，否则标记该物理位置并且执行步骤S2。步骤S2：扫描步骤S1中被标记的物理位置对应的芯片区域，并且标记上述芯片区域中的物理有效区域。本发明公开的集成电路半定制后端设计高效时钟树物理位置优化方法，提高时钟树设计的设计质量，有助于提高芯片设计工作效率，减少无效工作和减少设计迭代次数，最终缩短芯片设计周期。
集成电路定制后端设计高效时钟物理位置优化方法

[发明专利]集成电路半定制后端设计时序预算方法-CN201711326398.8有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-12-13 - 公布日： 2021-08-03 - 主分类号： G06F30/3312 文献下载
摘要：本发明公开了一种集成电路半定制后端设计时序预算方法。步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据。步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据。步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据。步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据。本发明公开的集成电路半定制后端设计时序预算方法，提高时序预算的设计质量，进而提高半定制后端设计环节的设计效率，缩短集成芯片设计周期。
集成电路定制后端设计时序预算方法

[发明专利]集成电路半定制后端设计自动单元放置和优化方法-CN201711326239.8有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-12-13 - 公布日： 2021-07-20 - 主分类号： G06F30/398 文献下载
摘要：本发明公开了一种集成电路半定制后端设计自动单元放置和优化方法。步骤S1：后端设计工具定义设计环境模式的设计参数。步骤S2：后端设计工具根据单元放置需求导入设计约束信息。步骤S3：后端设计工具的设计约束信息模块将上述设计约束信息转换为预置格式的设计约束信息，后端设计工具的设计约束使能模块同时将上述预置格式的设计约束信息导入后端设计工具的快速单元放置模块。本发明公开的集成电路半定制后端设计自动单元放置和优化方法，有助于提高单元自动放置的设计质量，有效地避免无效工作和减少设计迭代次数，缩短整个芯片设计周期。
集成电路定制后端设计自动单元放置优化方法

[发明专利]集成电路半定制后端设计自动物理验证方法-CN201711111878.2有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-11-13 - 公布日： 2021-07-20 - 主分类号： G06F30/398 文献下载
摘要：本发明公开了一种集成电路半定制后端设计自动物理验证方法。步骤S1：后端设计工具配置并且输出物理验证参数。步骤S2：后端设计工具获取上述物理验证参数。步骤S3：后端设计工具获取上述物理验证参数，并且根据上述物理验证参数生成并且输出执行命令。步骤S4：后端设计工具获取上述初始数据和执行命令，并且根据上述初始数据和执行命令自动进行物理验证，同时将物理验证结果输出到指定位置。本发明公开的集成电路半定制后端设计自动物理验证方法，明确定义与设计有关的物理验证执行任务，提高物理验证阶段的工作效率和稳健性。
集成电路定制后端设计自动物理验证方法

[发明专利]集成电路半定制后端设计快速通道设计方法-CN201711326399.2有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-12-13 - 公布日： 2021-07-20 - 主分类号： G06F30/39 文献下载
摘要：本发明公开了一种集成电路半定制后端设计快速通道设计方法。步骤S1：后端设计工具获取原始数据和更新数据。步骤S2：通过比对上述原始数据和更新数据形成数据差异信息，并且对于上述数据差异信息进行分析以生成执行命令。步骤S3：执行上述执行命令以合成用于快速通道设计的设计数据。步骤S4：将上述设计数据应用于实际工程设计以记录关键执行信息。步骤S5：分析并且判断上述关键执行信息是否符合预设的设计标准。本发明公开的集成电路半定制后端设计快速通道设计方法，避免后端设计滞后于前端设计，使后端设计可以提前与前端设计同步进行，提高后端设计环节的设计效率，缩短整个芯片设计周期。
集成电路定制后端设计快速通道方法

[发明专利]集成电路后端设计自动化系统-CN201710468948.3有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-06-20 - 公布日： 2021-01-05 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种集成电路后端设计自动化系统，包括全局设置控制模块，芯片流程管理模块和时间管理模块；所述全局设置控制模块用于设置并输出全局设置参数；所述芯片流程管理模块连接全局设置控制模块，用于读取全局设置控制模块输出的全局设置参数，配置设计流程的顺序并运行和输出运行结果信息；所述时间管理模块连接全局设置控制模块和芯片流程管理模块，用于读取全局设置控制模块输出的全局设置参数和芯片流程管理模块输出的运行信息，创建和确认设计流程参数。本发明能够在大型芯片设计过程中提高设计效率，降低人工成本，有效缩减设计开发时间。
集成电路后端设计自动化系统

[实用新型]低功耗触发器-CN201721775804.4有效
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2017-12-19 - 公布日： 2018-07-06 - 主分类号： H03K3/012 文献下载
摘要：一种低功耗触发器，包括MOS管N1、MOS管N3、MOS管Qn、第一反向器G1和第二反向器G2，信号输入端D与MOS管N3的第2脚、MOS管Qn的第1脚连接，MOS管N3的第3脚与信号输出端Q连接，信号输出端Q与第一反向器G1的输入端连接，第一反向器G1的输出端与MOS管Qn第3脚连接，MOS管Qn第2脚与第二反向器G2的输入端连接，第二反向器G2的输出端与MOS管N1第1脚连接，MOS管N1第2脚、第3脚分别与时钟脉冲CLK_pulse、MOS管N3的第一脚连接；MOS管N3第一脚、MOS管Qn第1脚、MOS管N1第1脚为栅极。低功耗触发器采用静态结构，时钟负载小，实现了低功耗，降低功耗损失，运行性能稳定，能使用于对速度和功耗要求比较苛刻的系统，替代传统的脉冲触发器使系统得到更高的性能。
反向器脚连接低功耗触发器输入端连接信号输出端输出端脉冲触发器信号输入端降低功耗静态结构时钟负载时钟脉冲运行性能传统的低功耗功耗替代

[发明专利]集成电路半定制后端设计时钟树顶层设计方法-CN201810012730.1在审
发明人：徐靖 -专利权人： 嘉兴倚韦电子科技有限公司
申请日： 2018-01-06 - 公布日： 2018-05-22 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种集成电路半定制后端设计时钟树顶层设计方法。步骤S1：后端设计工具执行顶层时钟树元器件布局，并且输出布局结果。步骤S2：根据步骤S1的布局结构执行顶层时钟树信号线配置，并且输出配置结果。步骤S3：将步骤S2的配置结果更新到全局顶层时钟树设计数据，同时增加顶层时钟树信号端口。步骤S4：将步骤S3的已更新的全局顶层时钟树设计数据进行简化提取，同时输出经过简化提取的全局顶层时钟树设计数据。本发明公开的集成电路半定制后端设计时钟树顶层设计方法，提高时钟树设计的设计质量，有助于提高芯片设计工作效率，减少无效工作和减少设计迭代次数，最终缩短芯片设计周期。
集成电路定制后端设计时钟树顶方法

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