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[发明专利]一种隔离单元的测试电路及测试方法-CN202310920903.0在审
发明人： 吕瑞伟 -专利权人：上海艾为电子技术股份有限公司
申请日： 2023-07-25 - 公布日： 2023-10-20 - 主分类号： G01R31/319 文献下载
摘要：本申请提供一种隔离单元的测试电路，用于对N个隔离单元进行测试，该测试电路包括：N个数据选择单元，第i个数据选择单元的第一输入端与第i个隔离单元的输出端相连；以及N个寄存器，第i个寄存器的输入端与第i个数据选择单元的输出端相连，第i个寄存器的输出端与第i+1个数据选择单元的第二输入端相连；控制信号端的电平为第一电平，各数据选择单元输出其第一输入端接收的数据；控制信号端的电平为第二电平，各数据选择单元输出其第二输入端接收的数据；各寄存器在接收到时钟触发信号时，将其接收到的数据存储。采用上述技术方案，能够提高SOC芯片的测试覆盖率，并可以直接定位到出现故障的隔离单元。本申请还提供一种隔离单元的测试方法。
一种隔离单元测试电路方法

[发明专利]隔离单元的测试方法、装置、存储介质及测试芯片-CN202310161362.8在审
发明人：夏翔;吕瑞伟;谢伟军;洪涛 -专利权人：上海艾为电子技术股份有限公司
申请日： 2023-02-23 - 公布日： 2023-07-25 - 主分类号： G01R31/28 文献下载
摘要：本申请公开一种隔离单元的测试方法、装置、存储介质及测试芯片，其中，隔离单元的测试方法包括：将第一电源域的输出信号输入至第二电源域，在第二电源域中通过隔离单元对输入信号进行隔离，并获取隔离后的输出值，将输出值为第一输出值的信号进行逻辑与操作处理，并将处理后的信号输入至芯片的第一引脚，将输出值为第二输出值的信号进行逻辑或操作处理，并将处理后的信号输入至芯片的第二引脚，根据第一引脚和第二引脚的输出值确定隔离单元是否存在故障。本实施例利用芯片内部自建ISO隔离单元的测试逻辑，可以将ISO隔离单元的故障测试出来，提高芯片的测试效率以及覆盖率，从而在最终的芯片量产测试时，降低芯片的测试时间以及芯片的成本。
隔离单元测试方法装置存储介质芯片

[发明专利]一种ADC多输入信号串扰模型电路-CN201911227228.3有效
发明人：李荣宽;谭杰;吕瑞伟 -专利权人：电子科技大学
申请日： 2019-12-04 - 公布日： 2022-06-03 - 主分类号： H03M1/12 文献下载
摘要：本发明提出了一种ADC多输入信号串扰模型电路，并给出了电路结构和连接关系，由于两个输入端之间的距离决定耦合电容的电容值以及耦合系数，通过改变两个输入端之间的距离来减小耦合电容的电容值，能减小信号输入端之间的串扰幅值，利用上述模型电路计算出串扰幅值对应的信号输入端之间距离，然后将信号输入端之间不同距离对应的串扰幅值测试结果进行曲线拟合并得到拟合公式，根据串扰幅值指标要求，使用得到的拟合公式计算出对应的信号输入端之间的距离。由于本发明使用一个ADC设计提高了三维加速度的集成度，减小了芯片的设计面积；同时根据本发明的串扰模型电路拟合图可以快速地确定信号输入端之间的最佳距离，提高了电路的设计效率。
一种 adc 输入信号模型电路

[发明专利]一种基于逐步逼近式PID控制算法的DLL系统-CN201911228168.7有效
发明人：李荣宽;吕瑞伟;袁媛 -专利权人：电子科技大学
申请日： 2019-12-04 - 公布日： 2021-10-26 - 主分类号： G05B11/42 文献下载
摘要：本发明提供了一种基于逐步逼近式PID控制算法的DLL系统，该系统包括：锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块组成，并且系统时钟是整个系统的主时钟，参考时钟是需要被锁定的时钟信号，锁相输出时钟是锁定后的时钟信号，该系统不断循环调节锁相输出时钟，经过数个循环后，最终输出与参考时钟固定相位差的时钟信号。本系统的参考时钟既可以工作在高频段，也可以工作在低频段；不需要延迟线，可以减小面积并降低功耗；避免了延时单元延时时间不一致的问题；设计复杂度低，实现简单，易于在FPGA和ASIC上实现该设计。
一种基于逐步逼近 pid 控制算法 dll 系统

[发明专利]一种基于PD控制的延迟锁相环及其控制方法-CN202010258918.1在审
发明人：李荣宽;吕瑞伟;袁媛;周骏 -专利权人：四川知微传感技术有限公司
申请日： 2020-04-03 - 公布日： 2020-08-04 - 主分类号： H03L7/08 文献下载
摘要：本发明公开了一种基于PD控制的延迟锁相环及其控制方法，本发明的延迟锁相环包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；本发明利用引入的高速时钟和PD控制模块，来取代器件延时线和相位选择器。本发明能够很好地跟踪输入信号的频率，当输入信号的频率发生突变时，能够很快地进入锁相稳定状态。
一种基于 pd 控制延迟锁相环及其方法

[发明专利]低输入信号串扰多路时分复用SAR ADC电路系统-CN201911227232.X在审
发明人：李荣宽;谭杰;吕瑞伟 -专利权人：电子科技大学
申请日： 2019-12-04 - 公布日： 2020-03-24 - 主分类号： H03K17/693 文献下载
摘要：本发明提供了低输入信号串扰多路时分复用SAR ADC电路系统，该电路系统包括：专有多输入串扰模型电路，单端转双端电路，逐次逼近型模数转换器SAR ADC，锁存器Latch_A、Latch_B、Latch_C和时序控制电路。通过在SAR ADC输入端加上专有多输入串扰模型电路，抑制输入端之间的串扰信号对采样信号的干扰，提高了SAR ADC输出信号的准确度。本发明提高了三维加速度的集成度，减小芯片的面积；由于采用专有的多输入串扰模型电路，解决了多路采样信号在输入端发生串扰的问题；采用全差分结构设计多路时分复用SAR ADC，降低了输入共模噪声对SAR ADC电路的干扰。
输入信号串扰多路时分 sar adc 电路系统