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[发明专利]用于NAND Flash的通用控制模块及方法-CN202310915570.2有效
发明人：朱志强;华庆明 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2023-07-24 - 公布日： 2023-10-24 - 主分类号： G06F3/06 文献下载
摘要：本申请提供一种用于NAND Flash的通用控制模块及方法，属于存储器技术领域，所述通用控制模块集成于物理层，包括：依次通信连接的参数配置子模块、状态机和DFI接口；参数配置子模块包括预先定义的寄存器接口，用于响应于用户的参数配置操作对目标寄存器进行赋值；目标寄存器包括命令寄存器、地址寄存器、时序参数寄存器和数据长度寄存器；状态机用于基于命令寄存器、地址寄存器、时序参数寄存器和数据长度寄存器对应的参数值生成用于访问NAND Flash的接口时序控制信号；DFI接口用于基于接口时序控制信号访问目标NAND Flash颗粒，能兼容ONFI5.1的全部命令，降低SOC电路复杂度及成本。
用于 nand flash 通用控制模块方法

[发明专利]一种二转一并串转换电路-CN202311037473.4在审
发明人：王运锋;王晓阳 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2023-08-16 - 公布日： 2023-09-19 - 主分类号： H03M9/00 文献下载
摘要：本申请提供一种二转一并串转换电路，属于集成电路技术领域，所述电路包括用于输入第一数据信号并在差分时钟信号为第一状态的时段获取第一数据信号对应的第一目标数据的第一数据处理子电路和用于输入第二数据信号并在差分时钟信号为第二状态的时段获取第二数据信号对应的第二目标数据的第二数据处理子电路；其中，第一数据信号和第二数据信号为两路并行数据信号，第一状态和所述第二状态为时间上连续的状态；第一数据处理子电路和第二数据处理子电路的输出端连接以用于分时输出第一目标数据和第二目标数据以得到对应的目标串行数据信号，能在保证并串转换功能的基础上降低电路结构复杂度，进而降低电路面积和功耗。
一种一并转换电路

[发明专利]集成电路设计版图处理方法、装置、电子设备及存储介质-CN202311037141.6在审
发明人：何显;王晓阳;张晓辉 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2023-08-16 - 公布日： 2023-09-15 - 主分类号： G06F30/392 文献下载
摘要：本发明提供一种集成电路设计版图处理方法、装置、电子设备及存储介质，属于集成电路设计技术领域，所述方法包括：通过预设的电路顶层名称表将所述第一待处理设计版图的顶层的名称与第一待处理设计版图的命名进行关联，从而确定脚本文件的各目标参数，以确定出目标脚本文件来进行修正等操作。本发明的集成电路设计版图处理方法，通过对第一待处理版图在脚本文件中对应的目标参数进行替换，得到目标脚本文件，以便于自动对第一待处理设计版图进行设计修正，且保证了第一待处理设计版图与第二待处理设计版图之间的关联关系不会出错，既提高了设计版图处理的效率，也保证了设计版图处理的准确性。
集成电路设计版图处理方法装置电子设备存储介质

[发明专利]一种四转二并串转换电路-CN202311030008.8在审
发明人：王运锋;王晓阳 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2023-08-16 - 公布日： 2023-09-12 - 主分类号： H03M9/00 文献下载
摘要：本申请提供一种四转二并串转换电路，属于集成电路技术领域，所述电路包括第一并串转换子电路和第二并串转换子电路；所述第一并串转换子电路用于基于目标差分时钟信号将第一数据信号和第三数据信号转换为第一串行数据信号，所述第二并串转换子电路用于基于所述目标差分时钟信号将第二数据信号和第四数据信号转换为第二串行数据信号；其中，第一至第四数据信号为数据速率相同的四路并行数据信号，所述目标差分时钟信号的时钟频率是所述数据速率的两倍，能够利用差分时钟的相位关系实现四路并行数据的并串转换，在保证并串转换准确性的基础上降低电路结构复杂度，进而降低电路面积和功耗。
一种四转二转换电路

[发明专利]时钟信号处理电路-CN202310582418.7在审
发明人：陶成 -专利权人： 合肥奎芯集成电路设计有限公司
申请日： 2023-05-19 - 公布日： 2023-06-23 - 主分类号： H03K21/00 文献下载
摘要：本发明提供一种时钟信号处理电路，属于电路信号处理技术领域，所述时钟信号处理电路主要包括依次电连接的二分频模块、三角波方波转换模块以及异或门数字电路。本发明的时钟信号处理电路通过依次电连接的二分频模块、三角波方波转换模块以及异或门数字电路，实现了将输入的外部时钟信号进行90°相位转换，能够在不占用过多电路空间的情况下来获取准确的90°相位时钟信号，降低了电路结构的复杂度，保证了电路结构的简洁实用，提高了电路生产制造效率。
时钟信号处理电路

[发明专利]数据选通信号的门控信号生成电路及其信号生成方法-CN202211513083.5有效
发明人：古城;何亚军 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2022-11-30 - 公布日： 2023-03-31 - 主分类号： G11C8/18 文献下载
摘要：本申请提供一种数据选通信号的门控信号生成电路及其信号生成方法，所述电路包括：初始门控信号生成单元、训练单元和目标门控信号生成单元；初始门控信号生成单元用于基于读指令和读使能信号生成初始门控信号；训练单元与初始门控信号生成单元连接，用于基于预设步长逐步延迟初始门控信号以得到更新的门控信号，并基于初始门控信号以及更新的门控信号对闪存设备返回的数据选通信号进行采样以确定数据选通信号的第一个上升沿以及对应的第一门控信号；目标门控信号生成单元与所述训练单元连接，用于基于闪存设备的预热模式关联信息以及第一门控信号生成目标门控信号，能避免主设备接收数据紊乱和功耗增大的问题。
数据通信门控信号生成电路及其方法

[发明专利]时钟信号占空比自适应调整电路和调整方法-CN202211442568.X有效
发明人：苏鹏洲;华庆明 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2022-11-18 - 公布日： 2023-03-17 - 主分类号： H03K5/04 文献下载
摘要：本发明提供一种时钟信号占空比自适应调整电路和调整方法，其中电路包括：由多个PMOS晶体管和NMOS晶体管组成的上拉下拉网络，用于对输入的时钟信号进行占空比调整；上升时间检测器，用于检测调整后的时钟信号的上升时间；下降时间检测器，用于检测调整后的时钟信号的下降时间；第一比较器，用于对比上升时间和下降时间；驱动控制模块，用于在上升时间和下降时间不相等时，根据上升时间和下降时间生成各个PMOS晶体管和NMOS晶体管对应的驱动控制信号，并控制相应晶体管的开闭状态。本发明调整方向明确，能够实现高效的占空比调整，并且上述调整方式可以拉平时钟信号的上升时间和下降时间，可适用于双沿工作的电路中。
时钟信号自适应调整电路方法

[发明专利]针对动态存储器的行锤攻击防御方法和装置-CN202211270418.5有效
发明人：苏鹏洲;华庆明 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2022-10-18 - 公布日： 2023-02-03 - 主分类号： G06F21/79 文献下载
摘要：本发明提供一种针对动态存储器的行锤攻击防御方法和装置，通过在浮动时间窗口内实时检测行锤攻击，在检测到针对任一行或多个行的行锤攻击时，主动生成针对该动态存储器进行攻击防御的刷新命令，并将该进行攻击防御的刷新命令存储至刷新命令队列中，即使此时未到固定的刷新时间点或者由于存储器总线繁忙导致固定的刷新操作被延后，也会主动生成一个刷新命令并存储至该动态存储器对应的刷新命令队列中，并强制发出该刷新命令队列中的所有刷新命令，使得动态存储器可以立即依次基于刷新命令队列中的所有刷新命令进行刷新操作，以在发生行锤攻击时进行及时防御，通过刷新操作及时调整各行电容，从而提升了动态存储器对于行锤攻击的防御能力。
针对动态存储器攻击防御方法装置

[发明专利]用于主设备的控制器的时钟控制方法及主设备的控制器-CN202211194711.8有效
发明人：古城 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2022-09-29 - 公布日： 2023-01-24 - 主分类号： G11C11/4076 文献下载
摘要：本申请涉及用于主设备的控制器的时钟控制方法及主设备的控制器。一种主设备的控制器包括：延迟电路DLY0，其被配置成接收读命令，并基于读命令根据DFI时钟延迟输出读选通信号；D型触发器DFF0，其被配置成接收读命令并从延迟电路DLY0接收延迟输出的读选通信号，并基于读命令和延迟输出的读选通信号输出时钟使能信号；以及时钟门控电路CG，其被配置成从D型触发器DFF0接收时钟使能信号。这种控制器能够在主设备无法输出DQS或RAQS信号或在DQS或RAQS信号较差时使用主设备内的时钟来采样数据同时节省功率。
用于主设备控制器时钟控制方法

[发明专利]门控数据选通信号生成电路及其信号生成方法和装置-CN202211224609.8有效
发明人：苏鹏洲;何亚军 -专利权人： 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
申请日： 2022-10-09 - 公布日： 2022-12-27 - 主分类号： G11C11/409 文献下载
摘要：本申请提供一种门控数据选通信号生成电路及其信号生成方法和装置，所述电路包括：存储控制器、存储单元和延迟锁相环，所述延迟锁相环分别与所述存储控制器和所述存储单元通信连接；所述存储单元用于基于预设协议生成第一数据选通信号，所述存储控制器用于基于所述预设协议生成第二数据选通信号；所述延迟锁相环用于基于所述第一数据选通信号对所述第二数据选通信号进行相位更新以得到门控数据选通信号；其中，所述门控数据选通信号用于指示所述存储控制器对所述存储单元进行数据读取，能够在确保读取数据的准确性的基础上，降低电路面积和电路功耗。
门控数据通信生成电路及其信号方法装置

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