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[发明专利]小通道下卷积层的硬件加速方法及电路-CN202211312777.2在审
发明人：李静 -专利权人： 北京芯辰科技有限公司
申请日： 2022-10-25 - 公布日： 2023-06-23 - 主分类号： G06T1/20 文献下载
摘要：本发明公开一种小通道下卷积层的硬件加速方法及电路。该方法包括如下步骤：将输入特征图以及卷积核参数的数据进行排列转换并存储，排列转换为将同一层中前一列数据和后一列数据依次首尾相接形成一列数据；在存储的排列转换后的输入特征图以及对应的卷积核参数数据中依次提取运算所需的数据，进行卷积运算，获取单次的卷积结果；按照原始输入特征图每次卷积运算过程所涉及的数据来对应查找排列转换后的输入特征图相对应的数据卷积运算所获得的卷积结果，将所获得的卷积结果进行合并存储即为输出特征图的中间结果。本发明可有效的提高硬件单元子模块中的乘法器的利用率，并有效的提高存储器的存储效率节省存储空间。
通道卷积硬件加速方法电路

[发明专利]一种应用于高精度SAR ADC的分段式电容阵列电路-CN202310152283.0在审
发明人：倪华平 -专利权人： 北京芯辰科技有限公司
申请日： 2023-02-23 - 公布日： 2023-05-26 - 主分类号： H03M1/46 文献下载
摘要：本申请涉及数字集成电路的技术领域，尤其涉及一种应用于高精度SAR ADC的分段式电容阵列电路，其技术方案是：包括差分阵列模块和控制模块，所述差分阵列模块包括高位差分电路与低位差分电路，所述控制模块包括比较单元与逻辑控制单元，所述比较单元用于接收高位差分电路以及低分差分电路的采样信号，所述逻辑控制单元与比较单元的输出端连接；本申请的技术方案在传统的分段式电容阵列电路的基础上增加了控制逻辑，使其分辨率提高一位，并且MOM电容采用了多层堆叠的方式，使其节约了版图面积，并且对分段式的耦合电容Cs采取了单位电容的整数倍选取，利于后期制造，整个电路通过更小的面积实现了更高的输出分辨率。
一种应用于高精度 sar adc 段式电容阵列电路

[发明专利]小通道下多组卷积并行执行运算的方法及电路-CN202211312240.6在审
发明人：李静 -专利权人： 北京芯辰科技有限公司
申请日： 2022-10-25 - 公布日： 2023-03-07 - 主分类号： G06N3/0464 文献下载
摘要：本发明公开小通道下多组卷积并行执行运算的方法及电路。该方法包括如下步骤：获取若干组输入特征图和对应的卷积核参数，均分割为多个数据块；当所述输入特征图的组数与数据块的通道数的乘积不大于存储器每个地址的固定存储空间时，将若干组输入特征图中处于相同坐标下数据块的数据进行合并储存；根据运算需求依序提取若干组输入特征图中处于相同坐标下数据块的数据以及对应的卷积核参数数据并输入若干组MACC运算模块中；若干组MACC运算模块进行并行乘法累加运算。本发明可以有效提高存储器利用率，使得固定存储空间可以存储更多有效数据，减少与外部存储器的数据交互，达到提高运算性能并降低功耗的效果。
通道下多组卷积并行执行运算方法电路