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[实用新型]时钟生成电路、数据运算电路及芯片-CN202221250155.7有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K3/017 文献下载
摘要：本实用新型实施例提供了一种时钟生成电路、数据运算电路及芯片，其特征在于，时钟生成电路包括：功能电路、第一输出电路、第二输出电路以及反馈环路；反馈环路用于根据功能电路的输出信号生成反馈信号；功能电路用于根据时钟源信号生成脉冲时钟信号，基于反馈信号，根据脉冲时钟信号生成延时反馈信号，以根据延时反馈信号和时钟源信号生成输出信号；第一输出电路，用于根据输出信号生成第一脉冲触发信号；第二输出电路，用于根据输出信号生成第二脉冲触发信号，第一脉冲触发信号和第二脉冲触发信号的时间差为指定时长。
时钟生成电路数据运算芯片

[实用新型]时钟生成器-CN202221250198.5有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K3/017 文献下载
摘要：一种时钟生成器，其特征在于，包括：输入单元，第一功能单元，第二功能单元以及反馈延迟选择单元；输入单元根据接收到的时钟源信号生成反相时钟源信号；第一功能单元根据接收到的延时信号和反相时钟源信号生成第一输出信号，当延时信号为低电平信号时，第一输出信号为高电平信号，当延时信号为高电平信号时，第一输出信号为反相时钟源信号；第二功能单元根据接收到的时钟源信号的上升沿和第一输出信号的下降沿生成第二输出信号，并通过所述第二功能单元的输出端输出第二输出信号；反馈延迟选择单元对第一输出信号预定延迟时间的延迟处理生成延时信号，从而使得生成的第二输出信号脉冲宽度可以调节，脉冲宽度较为稳定，可以有效满足实际使用的需求。
时钟生成器

[实用新型]移位寄存时钟生成器、数据运算单元及芯片-CN202221260007.3有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K3/037 文献下载
摘要：一种移位寄存时钟生成器，其特征在于，包括锁存单元，用于对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的第一电平信号；信号跳变单元，用于在锁存单元接收到延迟信号之前对第二电平信号进行逻辑处理得到第三电平信号，在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号；延迟单元，用于根据跳变信号生成延迟信号；脉冲信号生成单元，用于根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间。
移位寄存时钟生成器数据运算单元芯片

[实用新型]脉冲宽度可调的时钟生成电路-CN202221260038.9有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K3/037 文献下载
摘要：本实用新型提供了一种脉冲宽度可调的时钟生成电路，脉冲宽度可调的时钟生成电路包括切沿信号生成电路、切沿电路，所述切沿信号生成电路用于根据时钟源信号生成切沿信号，所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。该脉冲宽度可调的时钟生成电路可以有效对时钟脉冲进行宽度调节。
脉冲宽度可调时钟生成电路

[实用新型]应用于移位寄存器的时钟电路及数据运算电路-CN202221260219.1有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K5/05 文献下载
摘要：本实用新型实施例提供了一种应用于移位寄存器的时钟电路及数据运算电路，应用于移位寄存器的时钟电路包括：功能电路、第一输出电路、第二输出电路以及反馈环路；反馈环路用于根据功能电路的输出信号生成反馈信号；功能电路用于根据时钟源信号生成脉冲时钟信号，以根据脉冲时钟信号和时钟源信号生成输出信号；第一输出电路，用于根据输出信号生成第一脉冲触发信号；第二输出电路，用于根据输出信号生成第二脉冲触发信号，第一脉冲触发信号和第二脉冲触发信号的时间差为指定时长，从而可以生成满足特定场景需求的脉冲宽度的时钟信号。
应用于移位寄存器时钟电路数据运算

[实用新型]可调脉冲宽度时钟生成器和数据运算单元-CN202221265673.6有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K5/1534 文献下载
摘要：本实用新型提供了一种可调脉冲宽度时钟生成器和数据运算单元，可调脉冲宽度时钟生成器包括信号生成模块以及切沿实施模块，信号生成模块的输入端与时钟源连接，并接收时钟源发出的时钟源信号，信号生成模块对时钟源信号进行逻辑处理以生成切沿信号，并将切沿信号从输出端输出，切沿实施模块根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，脉冲时钟信号从切沿实施模块的输出端输出。该可调脉冲宽度时钟生成器生成的脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间。
可调脉冲宽度时钟生成器数据运算单元

[实用新型]适用于移位寄存器的时钟生成电路、数据运算电路及芯片-CN202221311098.9有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K3/037 文献下载
摘要：一种适用于移位寄存器的时钟生成电路，包括信号跳变电路，用于在锁存电路接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到所述锁存电路释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；脉冲信号生成电路，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。
适用于移位寄存器时钟生成电路数据运算芯片

[发明专利]时钟电路、数据运算单元、芯片-CN202210562682.X在审
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-08-30 - 主分类号： H03K3/037 文献下载
摘要：本发明实施例提供了一种时钟电路、数据运算单元、芯片，时钟电路包括：功能单元、第一输出单元、第二输出单元以及反馈环路；功能单元的第一输入端接收时钟源信号，输出端与第一输出单元以及第二输出单元连接，输出端并与功能单元的第二输入端连接以形成反馈环路；反馈环路用于根据功能单元的输出信号生成反馈信号；功能单元用于根据时钟源信号生成脉冲时钟信号，以根据脉冲时钟信号和时钟源信号生成输出信号；第一输出单元，用于根据输出信号生成第一脉冲触发信号；第二输出单元，用于根据输出信号生成第二脉冲触发信号，第一脉冲触发信号和第二脉冲触发信号的时间差为指定时长，从而可以生成满足特定场景需求的脉冲宽度的时钟信号。
时钟电路数据运算单元芯片

[发明专利]时钟生成器、数据运算单元及芯片-CN202210565215.2在审
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-08-19 - 主分类号： H03K3/356 文献下载
摘要：本发明提供了一种时钟生成器、数据运算单元及芯片，时钟生成器包括切沿信号生成模块以及切沿模块，切沿信号生成模块的输入端与时钟源连接，并接收时钟源发出的时钟源信号，切沿信号生成模块对时钟源信号进行逻辑处理以生成切沿信号，并将切沿信号从切沿信号生成模块的输出端输出，切沿模块根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，脉冲时钟信号从切沿模块的输出端输出。该时钟生成器生成的脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间。
时钟生成器数据运算单元芯片

[发明专利]时钟电路、数据运算单元-CN202210565187.4在审
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-08-09 - 主分类号： H03K5/04 文献下载
摘要：本发明实施例提供了一种时钟电路、数据运算单元，时钟电路包括：功能单元、第一输出单元、第二输出单元以及反馈环路；功能单元的第一输入端接收时钟源信号，输出端与第一输出单元以及第二输出单元连接，输出端并与功能单元的第二输入端连接形成反馈环路；反馈环路用于根据功能单元的输出信号生成反馈信号；功能单元用于根据时钟源信号生成脉冲时钟信号，基于反馈信号，根据脉冲时钟信号生成延时反馈信号，以根据延时反馈信号和时钟源信号生成输出信号；第一输出单元，用于根据输出信号生成第一脉冲触发信号；第二输出单元，用于根据输出信号生成第二脉冲触发信号，第一脉冲触发信号和第二脉冲触发信号的时间差为指定时长。
时钟电路数据运算单元

[发明专利]移位寄存时钟生成器、数据运算单元、芯片及电子设备-CN202210565213.3在审
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-07-29 - 主分类号： G06F1/04 文献下载
摘要：一种移位寄存时钟生成器，包括:锁存单元用于对第一电平信号进行锁存，并释放锁存的第一电平信号；信号跳变单元用于在锁存单元接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号；脉冲信号生成单元用于根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间。
移位寄存时钟生成器数据运算单元芯片电子设备

[发明专利]用于实现基4 Booth乘法器的32位加法器及其实现方法、运算电路及芯片-CN202210402303.0在审
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-04-18 - 公布日： 2022-07-29 - 主分类号： G06F7/53 文献下载
摘要：本申请实施例提供了一种用于实现基4Booth乘法器的32位加法器及其实现方法、运算电路和芯片，该加法器包括：用于确定8组带有基4Booth乘法进位权重的16比特的部分积在第0‑31个比特位上对应的比特位，并对第0‑31个比特位上的部分积分别进行压缩，输出32比特的2组数据；带进位链的进位加法器，包括：N个进位模块，每个进位模块对应32比特的2组数据的多个比特位，每个进位模块的预处理单元，用于对对应的32比特的2组数据中的多个比特位进行预处理；进位计算单元，用于生成第n个进位模块对应的每个比特位的进位输出和第n个进位模块的级间进位参数；求和模块与N个进位模块电连接，以用于将32比特的2组数据进行处理以及得到对应的求和结果。
用于实现 booth 乘法器 32 加法器及其方法运算电路芯片

[实用新型]多位选择器及运算电路及芯片-CN202220895098.1有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-04-18 - 公布日： 2022-07-22 - 主分类号： G06F7/53 文献下载
摘要：本申请实施例提供了一种多位选择器及运算电路及芯片，其特征在于，包括置零模块，用于输出用于使部分积为零的第一选择结果，所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i‑1个比特位与被乘数基于基4Booth乘法的乘积；第一反向传输选择门模块，用于输出用于使部分积为被乘数乘自身的第二选择结果；第一同向传输选择门模块，用于输出用于使部分积为被乘数乘‑1的第三选择结果；第二反向传输选择门模块，用于输出用于使部分积为被乘数乘2的第四选择结果；第二同向传输选择门模块，用于输出用于使部分积为被乘数乘‑2的第五选择结果；置零模块、第一反向传输选择门模块、第一同向传输选择门模块、第二反向传输选择门模块以及第二同向传输选择门模块通过同一线连接后与第一反相器连接。
选择器运算电路芯片

[实用新型]选择控制器及运算电路及芯片-CN202220895099.6有效
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-04-18 - 公布日： 2022-07-22 - 主分类号： G06F7/53 文献下载
摘要：本实用新型提供了一种选择控制器及运算电路和芯片，其特征在于，包括置0选择控制模块，用于输出置零选通控制信号；正1倍选择控制模块，输出用于表征部分积为被乘数乘以正1的正1倍选通控制信号；负1倍选择控制模块，输出用于表征部分积为被乘数乘以负1的负1倍选通控制信号；正2倍选择控制模块，输出用于表征部分积为被乘数乘以正2的正2倍选通控制信号；负2倍选择控制模块，输出用于表征部分积为被乘数乘以负2的负2倍选通控制信号；符号位选择控制模块，输出用于表征部分积为被乘数乘以负数倍的符号位选通控制信号。
选择控制器运算电路芯片

[发明专利]用于实现基4 Booth乘法器的64位加法器及其实现方法、运算电路及芯片-CN202210402682.3在审
发明人：不公告发明人 -专利权人： 北京源启先进微电子有限公司
申请日： 2022-04-18 - 公布日： 2022-07-15 - 主分类号： G06F7/53 文献下载
摘要：本申请实施例提供了一种用于实现基4Booth乘法器的64位加法器及其实现方法、运算电路和芯片，该加法器包括：用于确定16组带有基4Booth乘法进位权重的32比特的部分积在第0‑63个比特位上对应的比特位，并对第0‑63个比特位上的部分积分别进行压缩，输出64比特的2组数据；带进位链的进位加法器，包括：N个进位模块，每个进位模块对应64比特的2组数据的多个比特位，每个进位模块的预处理单元，用于对对应的64比特的2组数据中的多个比特位进行预处理；进位计算单元，用于生成第n个进位模块对应的每个比特位的进位输出和第n个进位模块的级间进位参数；求和模块与N个进位模块电连接，以用于将64比特的2组数据进行处理以及得到对应的求和结果。
用于实现 booth 乘法器 64 加法器及其方法运算电路芯片

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