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[发明专利]一种基于静态随机存取存储器的存算一体阵列及加速装置-CN202110645238.X有效
发明人：乔树山;史万武;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-06-10 - 公布日： 2021-11-26 - 主分类号： G11C11/419 文献下载
摘要：本发明涉及一种基于静态随机存取存储器的存算一体阵列及加速装置，基于静态随机存取存储器的存算一体阵列包括列选信号、输入信号、读位线和多个计算模块，各计算模块均包括存储单元、数据选择器、管T9、电容和开关；输入信号连接数据选择器的第一输入端，数据选择器的第二输入端连接公共连接端VSS，存储单元的权重存储点Q与数据选择器连接，数据选择器的输出与管T9的漏极连接，管T9的源极连接电容的第一端，管T9的栅极连接列选信号，电容的第二端连接开关；各计算模块的开关依次串联后与读位线连接；各数据选择器的第一输入端共线连接，各数据选择器的第二输入端共线连接。本发明提高了多比特权重并行计算的准确性。
一种基于静态随机存取存储器一体阵列加速装置

[发明专利]一种众核系统的数据传输方法及系统-CN202110695232.3有效
发明人：尚德龙;吴童;唐溪琴;乔树山;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-06-23 - 公布日： 2021-11-26 - 主分类号： G06F15/163 文献下载
摘要：本发明涉及一种众核系统的数据传输方法及系统。方法包括当众核系统中PE对SDRAM进行写数据操作时，向控制器发送的写请求指令；控制器接收写请求指令，并分配buffer空间；同时发送写读指令至PE；PE根据写读指令向控制器发送写数据指令；控制器将写数据指令存储在对应的已分配的buffer空间中；同时向PE发送写完成指令以及检验丢包信息；当众核系统中PE对SDRAM进行读数据操作时，向控制器发送读请求指令；控制器根据读请求指令向PE发送读数据指令；PE接收完全部数据包之后，向控制器发送读完成指令以及检验丢包信息。本发明能够提高众核系统访存的效率，增强众核系统的稳定性。
一种系统数据传输方法

[发明专利]基于脉宽调制的计算装置-CN202110707118.8有效
发明人：乔树山;陶皓;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-06-25 - 公布日： 2021-10-19 - 主分类号： H03K7/08 文献下载
摘要：本发明涉及一种基于脉宽调制的计算装置。该装置包括：存算单元阵列模块、输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块；存算单元阵列模块与输入驱动和脉宽输入模块、位线驱动模块、字线驱动模块以及读出计算模块连接；输入驱动和脉宽输入模块用于产生Vin信号以及根据脉宽输入产生脉冲信号；位线驱动模块用于通过控制BL和BLB的电平实现权重的存取以及读出；字线驱动模块用于通过控制WL的电平实现控制权重的存储以及对权重的选择；读出计算模块用于对计算的输出结果进行脉宽调制和加法后，输出计算结果；存算单元阵列模块用于根据权重进行存储和计算。本发明能够实现多位输入的乘法的计算，提高计算精度。
基于脉宽调制计算装置

[发明专利]电压裕度增强型电容耦合存算一体单元、子阵列及装置-CN202110688339.5有效
发明人：乔树山;史万武;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-06-22 - 公布日： 2021-09-24 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种电压裕度增强型电容耦合存算一体单元、子阵列及装置，单元包括6T存储单元和计算单元；计算单元包括：晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12以及耦合电容C。本发明公开的电压裕度增强型电容耦合存算一体单元对耦合电容进行充电，相比单端充电方式节省50%的充电时间，加速计算过程；若充电时间相同，则耦合电容两端的电压值则为单端充电方式的2倍，这样在ADC量化过程中读位线上的电压量化范围在理论上将会有2倍的提升。同样在放电过程中，放电通道也为两条，放电速度在理论上也是单端放电的两倍，进一步加速了计算过程。
电压增强电容耦合一体单元阵列装置

[发明专利]一种存内计算单元、阵列及装置-CN202110548637.4有效
发明人：乔树山;史万武;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-05-20 - 公布日： 2021-09-14 - 主分类号： G11C11/414 文献下载
摘要：本发明涉及一种存内计算单元、阵列及装置，存内计算单元包括静态随机存取存储器和计算电路，管T8和管T9构成传输门，管T7的栅极、管T7的源极和反相器的输入共点连接并用于连接输入信号，反相器的输出连接管T10的栅极，管T10的源极接地，管T7的漏极和管T10的漏极均连接传输门的输入，管T8的栅极连接静态随机存取存储器的权重存储点Q，管T9的栅极连接静态随机存取存储器的权重存储点QB，传输门的输出与耦合电容的第一端连接，耦合电容的第二端用于输出计算电路的输出信号；权重存储点QB和权重存储点Q用于存储权重值，计算电路用于输入信号与权重值的乘累加计算。本发明提高了运算效率。
一种计算单元阵列装置

[实用新型]一种类脑超算平台原理机机框-CN202023127191.8有效
发明人：尚德龙;罗瑞;乔树山;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2020-12-23 - 公布日： 2021-08-20 - 主分类号： H05K7/14 文献下载
摘要：本实用新型公开了一种类脑超算平台原理机机框，包括机框主体、第一安装盒、第二安装盒和交换单元盒。其中，机框主体为壳体；第一安装盒固定设置于机框主体的顶部，第一安装盒用于安装电源模块；第二安装盒沿竖直方向间隔设置于机框主体内，第二安装盒用于安装基本模块，每个第二安装盒的上方均对应有通风区域，与通风区域对应的机框主体的侧壁上设有通风孔；交换单元盒固定设置于机框主体的底部，交换单元盒用于实现基本模块之间以及基本模块与外部设备之间的数据通信。相比于现有技术，本实用新型结构简单、操作方便和散热效果好的特点。
种类脑超算平台原理机机框

[发明专利]一种用于神经网络处理的数字域计算电路装置-CN202110628284.9有效
发明人：乔树山;黄茂森;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-06-07 - 公布日： 2021-08-17 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种用于神经网络处理的数字域计算电路装置，该装置包括：存储阵列模块、写权重的位线控制及计算的列控制模块、行译码及输入驱动模块、加法器及输出模块、第一同或门、第二同或门、第三同或门和第四同或门；存储阵列模块包括N行×M列个存算子模块，各存算子模块包括第一存储单元、第二存储单元、管T7和管T8；存储阵列模块中进行计算的列对应的N行存算子模块的第一输出信号通过第一加法器树累加获得第一乘累加输出，存储阵列模块中进行计算的列对应的N行存算子模块的第二输出信号通过第二加法器树累加获得第二乘累加输出；第一乘累加输出和第二乘累加输出通过第三加法器进行累加输出。本发明实现数字域的多位乘累加的计算。
一种用于神经网络处理数字计算电路装置

[发明专利]一种数字存内计算阵列装置-CN202110555001.2有效
发明人：乔树山;黄茂森;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-05-21 - 公布日： 2021-08-17 - 主分类号： G11C11/419 文献下载
摘要：本发明涉及一种数字存内计算阵列装置，包括256行×64列存内计算模块，各存内计算模块包括位单元、管T7、管8和同或门，管T7和管8构成传输门；所述位单元的权重存储点Q与传输门的输入端连接，传输门的输出端与同或门的第一输入端连接，同或门的第二输入端连接输入信号，同或门的输出作为位单元的输出，管T7的栅极连接控制信号RE，管T8的栅极连接控制信号REN；各位单元输入的输入信号与权重存储点Q通过同或门进行同或操作；每次对一列位单元进行计算，256个位单元的1bit输出通过累加后输出一个9bit的乘累加结果。本发明提高了计算精度。
一种数字计算阵列装置

[发明专利]一种多位正负单比特存内计算单元、阵列及装置-CN202110462886.1有效
发明人：乔树山;陶皓;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-04-28 - 公布日： 2021-08-17 - 主分类号： G11C16/06 文献下载
摘要：本发明涉及一种多位正负单比特存内计算单元、阵列和装置，该存内计算单元包括：多个存储部分和一个计算部分；计算部分包括位线RWLM_P、位线RWLL_P、位线RWLM_N、位线RWLL_N和输出信号线RBL；各存储部分的位线BL共线，各存储部分的位线BLB共线；位线BL和位线BLB均为存储部分的位线，用于将存储部分的权重读取到计算部分；位线RWLM_P、位线RWLL_P、位线RWLM_N和位线RWLL_N用于输入正负单比特数据；计算部分用于权重和正负单比特数据的相乘，权重和正负单比特数据相乘结果通过输出信号线RBL输出。本发明减小了占用面积同时扩大了应用范围。
一种正负比特计算单元阵列装置

[发明专利]一种用于存内计算的逻辑运算电路-CN202110421262.5有效
发明人：尚德龙;张叶叶;曾庆阳;乔树山;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-04-20 - 公布日： 2021-08-13 - 主分类号： H03K19/20 文献下载
摘要：本发明涉及一种用于存内计算的逻辑运算电路，包括：等效电路输入端、参考电路输入端、复位输入端和输出端；所述等效电路输入端用于输入存内计算阵列的等效电压，所述复位输入端用于输入复位电压，所述参考电路输入端用于输入参考电压；所述用于存内计算的逻辑运算电路根据所述等效电压和所述参考电压的不同输出不同的输出电压，所述输出电压通过所述输出端输出；本发明逻辑运算电路结构简单，复杂度降低，有效的节省了资源。
一种用于计算逻辑运算电路

[发明专利]一种多bit输入与多bit权重乘累加的存内计算单元-CN202110238050.3有效
发明人：乔树山;李润成;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-03-04 - 公布日： 2021-06-29 - 主分类号： G11C11/413 文献下载
摘要：本发明涉及一种多bit输入与多bit权重乘累加的存内计算单元，其特征在于，包括输入端、多个6管SRAM存储单元、累加电容和输出线；各所述6管SRAM存储单元的字线分别与所述输入端连接，各所述6管SRAM存储单元的位线通过开关与所述累加电容的第一端连接，所述累加电容的第一端通过开关与输出线连接；所述输入端用于输入不同脉宽的输入信号，所述累加电容用于累加各所述6管SRAM存储单元的位线上的电压。本发明实现了减小了面积的多位运算。
一种 bit 输入权重累加计算单元

[发明专利]一种多位存内计算单元、阵列及装置-CN202110262768.6在审
发明人：乔树山;陶皓;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-03-11 - 公布日： 2021-06-01 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种多位存内计算单元、阵列及装置，所述多位存内计算单元包括多个存储部分和1个计算部分，所述存储部分包括4个用于存储权重的晶体管，所述计算部分包括2个晶体管，所述计算部分用于所述存储权重和输入数据的加权计算。本发明实现2比特输入数据和权重的乘累加操作，提高了计算精度。
一种多位存内计算单元阵列装置

[发明专利]一种存内计算位单元及存内计算装置-CN202110195631.3有效
发明人：乔树山;史万武;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-02-22 - 公布日： 2021-05-18 - 主分类号： G06F7/523 文献下载
摘要：本发明涉及一种存内计算位单元及存内计算装置，包括：四管存储单元和四管计算单元，四管计算单元包括晶体管T5、晶体管T6、晶体管T7和晶体管T8；晶体管T7的漏极与预存线A连接，晶体管T7的栅极与计算字线连接，晶体管T7的源极与晶体管T5的漏极连接，晶体管T5的栅极与所述四管存储单元连接，晶体管T5的源极与晶体管T6的源极连接，晶体管T6的栅极与所述四管存储单元连接，晶体管T6的漏极与晶体管T8的漏极连接，晶体管T8的栅极与反计算字线连接，晶体管T8的源极与预存线B连接；晶体管T5的源极与晶体管T6的源极均与读位线RBL连接。本发明设计权重值为0时直接采用保持态，加速了计算过程。
一种计算单元装置

[发明专利]一种基于轻量化网络结构设计的人脸识别方法及系统-CN202011624644.X在审
发明人：王路远;乔树山;尚德龙;周玉梅;邹万冰 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2020-12-31 - 公布日： 2021-04-30 - 主分类号： G06K9/00 文献下载
摘要：本发明公开了一种基于轻量化网络结构设计的人脸识别方法及系统。该方法首先对采集的图像进行处理，获取其中的人脸图像；然后对得到的人脸图像进行预处理，得到处理后的人脸图像及其镜像图像；再后，将人脸图像及其镜像图像输入到已训练好的人脸识别模型，得到人脸特征；最后，将人脸特征与人脸特征库中的特征逐一进行相似性度量，得到人脸识别的结果。本发明在人脸识别模型结构的设计上使用深度可分离卷积、瓶颈层和下采样层此类轻量化的结构设计，减少了网络的参数量与计算量。与现有大多数使用大型卷积神经网络的人脸识别方法相比，本发明提供的人脸识别方法在移动设备和嵌入式设备的部署上，有着根本性的优势。
一种基于量化网络结构设计识别方法系统

[发明专利]一种基于分离字线的四管存内计算装置-CN202110190886.0在审
发明人：乔树山;黄茂森;尚德龙;周玉梅 -专利权人： 中科院微电子研究所南京智能技术研究院
申请日： 2021-02-20 - 公布日： 2021-03-26 - 主分类号： G06F7/544 文献下载
摘要：本发明提供了一种基于分离字线的四管存内计算装置，所述装置包括：阵列设置的m×n个存内计算位单元，存内计算位单元包括：晶体管T1、晶体管T2、晶体管T3和晶体管T4；晶体管T1的源极和晶体管T2的源极均与电源连接，晶体管T1的漏极与晶体管T2的栅极连接，晶体管T1的栅极与晶体管T2的漏极连接；晶体管T3的源极与位线BL连接，晶体管T3的漏极与晶体管T1的栅极连接，晶体管T3的栅极与字线WLL连接；晶体管T4的源极与位线BLB连接，晶体管T4的漏极与晶体管T2的栅极连接，晶体管T4的栅极与字线WLR连接。本发明使用两条字线的结构来实现字线分离，计算逻辑简单，加速了计算过程，减小了结构面积。
一种基于分离四管存内计算装置

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