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[发明专利]半导体装置及其制造方法-CN201910676240.6有效
发明人：谷口智洋 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-07-25 - 公布日： 2023-10-27 - 主分类号： H01L23/488 文献下载
摘要：实施方式涉及半导体装置及其制造方法。半导体装置具备；半导体部；电极，设置于上述半导体部上，与上述半导体部电连接；第1金属层，选择性地设置于上述电极上；绝缘层，在上述电极上包围上述第1金属层，包括与上述第1金属层的外缘的上表面接触的第1表面及与上述第1表面相邻的第2表面；以及第2金属层，设置于上述第1金属层上。上述第2金属层具有与上述绝缘层的上述第2表面接触的外缘。
半导体装置及其制造方法

[发明专利]半导体装置及其制造方法-CN201811442394.0有效
发明人：清水晓人;新德恭久;井守义久;岸博明;细川淳;今田知彦;岛村伸也 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2018-11-29 - 公布日： 2023-10-27 - 主分类号： H01L23/498 文献下载
摘要：实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备半导体芯片、配置在上述半导体芯片的周围的多个连接端子、包括将上述半导体芯片与上述多个连接端子电连接的多个布线在内的基座部件、以及填充在配置于上述基座部件上的上述半导体芯片与上述多个连接端子之间的树脂部件。上述树脂部件具有第1面、第2面和侧面，上述第1面与上述半导体芯片的和上述基座部件接触的面相连，上述第2面位于上述第1面的相反侧，上述侧面与上述第1面及上述第2面相连。上述多个连接端子位于上述树脂部件中，包含在上述第1面或上述第2面露出的第1接触面、和与上述第1接触面相连且在上述侧面露出的第2接触面。
半导体装置及其制造方法

[发明专利]半导体装置以及半导体封装-CN202010003905.X有效
发明人：小山将央;池田健太郎 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2020-01-03 - 公布日： 2023-10-24 - 主分类号： H01L23/495 文献下载
摘要：一种半导体装置以及半导体封装，实施方式的半导体装置防止常导通晶体管的上升速度及下降速度的降低，降低开关损耗。半导体装置具备：具有第1源极、第1漏极以及第1栅极的常关断晶体管；具有第2源极、第2漏极以及第2栅极的常导通晶体管；对上述第1栅极及上述第2栅极进行驱动的栅极驱动电路；第1电阻；第2电阻以及第1电容器；具有第1阳极和第1阴极的第1整流元件；具有第2阳极和第2阴极的第2整流元件；第1电感器；电连接在上述栅极驱动电路的基准电位节点与上述第1源极之间的第2电感器；串联连接在上述第1源极与上述第2源极之间的第2电容器及第3电感器。
半导体装置以及封装

[发明专利]图像处理装置及方法、和保存有图像处理程序的记录介质-CN201910109701.1有效
发明人：羽田隆二;增田笃司 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-02-11 - 公布日： 2023-10-24 - 主分类号： G06T1/60 文献下载
摘要：实施方式提供通过在多个行期间内使处理所需的循环数平滑化来降低电路所要求的运算速度的图像处理装置及方法、和保存有图像处理程序的记录介质。实施方式的图像处理装置具有：输入行缓冲器，其由多个行缓冲器构成，以行为单位被输入构成输入图像的多个像素，并存储所输入的像素；存储器，其存储缓冲器管理信息，该缓冲器管理信息管理针对所述输入行缓冲器的各行缓冲器的写入和读出；图像处理部，其参照所述输入行缓冲器的各行缓冲器中存储的像素，以行为单位进行图像处理；以及控制部，其根据所述图像处理部的处理的状态，更新所述缓冲器管理信息。
图像处理装置方法存有程序记录介质

[发明专利]数据处理装置、数据处理系统以及数据处理方法-CN202310114260.0在审
发明人：长村燎;成田直幸;前田知幸 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2023-02-15 - 公布日： 2023-10-20 - 主分类号： G06N20/00 文献下载
摘要：提供能够进行高精度的数据处理的数据处理装置、数据处理系统以及数据处理方法。根据实施方式，数据处理装置包括处理部。处理部能够在第1动作中根据基于第1取得数据和第1其他数据的第1生成数据来生成第1机器学习模型。第1其他数据包括Np行D1列的第1其他特征量矩阵和Np行的第1其他标签。第1取得数据包括N1行D1列的第1特征量矩阵和N1行的第1取得标签。第1生成数据包括(Np+N1)行(3×D1)列的第1生成矩阵和(Np+N1)行的第1生成标签。(Np+N1)/D1为250以上。
数据处理装置数据处理系统以及方法

[发明专利]半导体电路以及距离测量装置-CN201910861327.0有效
发明人：近藤智史;大国英德;T·T·塔;崔明秀 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-09-12 - 公布日： 2023-10-20 - 主分类号： G01S17/32 文献下载
摘要：本发明的实施方式涉及半导体电路以及距离测量装置。半导体电路具备：振荡器，根据第1输入信号输出频率的振荡信号；计数器，测量所述振荡信号的周期数；第1电路，在时钟信号的第1时钟周期内，基于由所述计数器测量出的第1周期数，输出将所述第1输入信号进行数字变换而得到的第1数字信号；以及第2电路，在从所述时钟信号的基准时间点到所述时钟信号的时钟周期内的第2输入信号的输入定时为止的期间，基于由所述计数器测量的第2周期数，输出第2数字信号。
半导体电路以及距离测量装置

[发明专利]磁盘装置以及读取方法-CN201810038594.3有效
发明人：高田和弥;吉田贤治 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2018-01-16 - 公布日： 2023-10-20 - 主分类号： G06F12/02 文献下载
摘要：本发明的实施方式提供能够高效地进行读取处理的磁盘装置以及读取方法。本实施方式所涉及的磁盘装置具备：盘；从盘读取数据的头；记录数据的存储器；以及控制器，其具有表，在读取门打开的定时，将记录了第1数据的第1信息的表的第1区域的第1区域号码、读取门打开时所赋予的第1数据的第1序列号、和第1数据的第1计数值记录于第1区域。
磁盘装置以及读取方法

[发明专利]半导体装置-CN201910120874.3有效
发明人：下村纱矢 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-02-18 - 公布日： 2023-10-13 - 主分类号： H01L29/423 文献下载
摘要：半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电部、栅极电极以及第2电极。导电部隔着第1绝缘部设置在第1半导体区域中。栅极电极在从第1电极朝向第1半导体区域的第1方向上与导电部相分离。栅极电极具有第1部分以及第2部分。第1部分隔着第2绝缘部设置在导电部之上。第1部分的下表面比第2半导体区域与第3半导体区域的界面的下端靠上方。第2部分在与第1方向垂直的第2方向上隔着栅极绝缘膜而与第1半导体区域、第2半导体区域以及第3半导体区域对置。第2部分的第2方向上的位置处于第1部分的第2方向上的位置与第2半导体区域的第2方向上的位置之间。
半导体装置

[发明专利]半导体装置-CN201910180105.2有效
发明人：西胁达也 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-03-11 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：实施方式提供一种能够提高耐压的半导体装置，其具备：第一导电型的第一半导体层；第一导电型的第二半导体层；第二导电型的第一半导体区域；第一导电型的第二半导体区域；第一电极，与第二半导体区域电连接；第二电极，隔着第一绝缘膜配置在第一沟槽内；多个柱状的第一场板电极，与第一电极电连接，夹着第二电极，隔着第二绝缘膜而配置在孔内；多个第三电极，从第一绝缘膜的端部延伸，隔着第三绝缘膜配置在第二沟槽内，从第二电极的端部以条状延伸；多个第二场板电极，与第一场板电极分离，隔着第四绝缘膜配置在第三沟槽内，经由第一电极与第一场板电极电连接，夹着或包围第三电极，并以条状延伸；以及第四电极，与第二电极和第三电极电连接。
半导体装置

[发明专利]半导体集成电路以及电源系统-CN201910700321.5有效
发明人：小井手尚隆 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-07-31 - 公布日： 2023-10-13 - 主分类号： H03K17/082 文献下载
摘要：本实施方式涉及半导体集成电路以及电源系统。根据实施方式，提供具有第一开关晶体管、第一参考晶体管、差动放大电路以及电流源的半导体集成电路。第一开关晶体管电连接在电源侧的第一节点与输出侧的第二节点之间。第一参考晶体管电连接在第一节点与第三节点之间。差动放大电路的第一输入端子电连接于第二节点，第二输入端子电连接于第三节点，输出端子电连接于第一开关晶体管的栅极与第一参考晶体管的栅极。电流源电连接在所述第三节点与基准电位之间。第一参考晶体管的尺寸比第一开关晶体管的尺寸小。
半导体集成电路以及电源系统

[发明专利]半导体装置-CN201910782341.1有效
发明人：中岛茂 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-08-23 - 公布日： 2023-10-13 - 主分类号： H03K7/08 文献下载
摘要：实施方式提供一种能够抑制电路规模变大、并且也能够应对共通原因故障的功能安全的半导体装置。实施方式的半导体装置具有：主体电路，对输入信号进行规定的运算，并将输出信号输出；逆运算电路，将主体电路的输出信号作为输入，使用输出信号进行规定的运算的逆运算，并输出逆运算结果信号；以及比较电路，对输入信号与逆运算结果信号进行比较，在输入信号与逆运算结果信号不一致时，输出规定的信号。
半导体装置

[发明专利]半导体装置-CN201910122911.4有效
发明人：板仓健治 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-02-18 - 公布日： 2023-10-13 - 主分类号： H01L25/07 文献下载
摘要：一种半导体装置，具备第一至第四导电部、第一半导体芯片、以及第二半导体芯片。第一半导体芯片具有与第一导电部电连接的第一电极和设置在第一电极的相反侧的第二电极。第二导电部与第二电极电连接。上述第三导电部与上述第一导电部电连接。第三导电部的电位被设定为与第一导电部的电位相同。第二半导体芯片具有与第三导电部电连接的第三电极和设置在第三电极的相反侧的第四电极。第四导电部与第四电极以及第二导电部电连接。第四导电部的电位被设定为与第二导电部的电位相同。
半导体装置

[发明专利]印制电路基板及盘装置-CN202210721389.3在审
发明人：阿久津和义 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2022-06-17 - 公布日： 2023-10-03 - 主分类号： H05K1/18 文献下载
摘要：提供能够稳定地安装尺寸不同的电子部件的印制电路基板及具备其的盘装置。根据实施方式，印制电路基板具备基板和设置于基板上且具有多个共用焊盘(PD)的共用焊盘群(PA)。共用焊盘具有：第1区域；第2区域，尺寸比第1区域小，一部分位于与第1区域重叠的位置，另一部分位于从第1区域向其它的共有焊盘侧突出的位置；第2焊盘侧缘(SX2)，在第1方向上延伸，规定第1区域及第2区域；及第4焊盘侧缘(SY4)，在与第1方向交叉的第2方向上延伸，规定第1区域及第2区域。第1焊盘侧缘包括规定第1区域的第1侧缘(SX2a)、位于比第1侧缘靠相邻的其它的共用焊盘侧的位置且规定第2区域的第2侧缘(SX2b)及将第1侧缘和第2侧缘相连的倾斜的倾斜侧缘(SX2c)。
印制路基装置

[发明专利]半导体装置-CN202210817553.0在审
发明人：河野洋志 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2022-07-12 - 公布日： 2023-10-03 - 主分类号： H01L29/78 文献下载
摘要：实施方式的半导体装置具备：第1电极；第1导电型的第1半导体层，与所述第1电极连接，含有碳化硅；第2导电型的第2半导体层，设置在所述第1半导体层上；第1导电型的第3半导体层，设置在所述第2半导体层上的一部分；第2电极，与所述第2半导体层及所述第3半导体层连接；第3电极，设置在所述第1半导体层的上部内、所述第2半导体层的内部及所述第3半导体层的内部；绝缘膜，设置在所述第1半导体层、所述第2半导体层以及所述第3半导体层与所述第3电极之间；及第4半导体层，设置在所述绝缘膜与所述第1半导体层以及所述第2半导体层之间，相接于所述绝缘膜，杂质浓度比所述第1半导体层的杂质浓度及所述第2半导体层的杂质浓度低。
半导体装置

[发明专利]半导体装置-CN202210942194.1在审
发明人：松下宪一 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2022-08-08 - 公布日： 2023-10-03 - 主分类号： H01L29/06 文献下载
摘要：实施方式提供能够抑制末端区域中的电流的半导体装置。实施方式所涉及的半导体装置包含第1～2电极、第1～4半导体区域、导电部。第1半导体区域设置于第1电极之上。第2半导体区域设置于第1半导体区域之上。第3半导体区域设置于第2半导体区域之上。第2电极设置于第2～3半导体区域之上。导电部包含第1～2导电区域。第1导电区域隔着绝缘膜而与第1半导体区域、第2～3半导体区域对置。第2导电区域配置于第2电极的周围。第4半导体区域设置于第2半导体区域的周围，与第2半导体区域电连接。第4半导体区域具有横向上的端部，该端部与第1半导体区域相接。端部的至少一部分在沿着第1方向的方向上位于比第2导电区域靠第1电极侧。
半导体装置

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