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专利名称

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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]集成电路设备中的电路设计可见性-CN202110980557.6在审
发明人：彭义;B·L·戈登 -专利权人：英特尔公司
申请日： 2021-08-25 - 公布日： 2022-03-29 - 主分类号： G06F30/347 文献下载
摘要：一种系统包括被配置为实现电路设计的集成电路设备。集成电路设备包括：通信接口，其被配置为接收配置比特流中的电路设计和配置比特流中的仪表化逻辑；以及信号收集器块，其被配置为在电路设计的实现期间基于仪表化逻辑来收集信号数据。
集成电路设备中的电路设计可见

[发明专利]预测晶圆缺陷的方法及系统-CN201710794558.5有效
发明人：张仰宏;孙哲原;柯志明;胡浚明 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-09-06 - 公布日： 2022-04-12 - 主分类号： H01L21/66 文献下载
摘要：测试晶圆是依据集成电路设计布局而被制造。基于缺陷数据接收多个第一注意区域，第一注意区域个别对应集成电路设计布局的发生晶圆缺陷的区域。对第一注意区域执行频域分析。至少部分地基于频域分析，借此对集成电路设计布局的晶圆缺陷几率进行预测操作。
预测缺陷方法系统

[发明专利]集成电路设计方法-CN201910925644.4在审
发明人：李健兴;江庭玮;杨荣展;陈庭榆 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-09-27 - 公布日： 2020-04-10 - 主分类号： G06F30/398 文献下载
摘要：一种集成电路设计方法包含：于单元内保留布线轨道，所述单元包含用于连接至所述单元内的多个元件的多个信号线，所述单元还包含多个布线轨道，经保留的布线轨道为所述多个布线轨道之一，且经保留的布线轨道不包含所述多个信号线
集成电路设计方法

[发明专利]集成电路设计方法-CN201911045847.0在审
发明人：罗婉瑜;王中兴;林晋申;杨国男 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-30 - 公布日： 2020-05-08 - 主分类号： G06F30/392 文献下载
摘要：在一种集成电路设计方法中，基于集成电路(IC：integrated circuit)的区域的操作条件，决定区域的温度与加热功率之间的第一关系。
集成电路设计方法

[发明专利]集成电路设计系统-CN201680092045.3有效
发明人： E.杰弗里;J.S.凯利;J.Y.穆图斯 -专利权人：谷歌有限责任公司
申请日： 2016-12-23 - 公布日： 2023-08-04 - 主分类号： G06F30/398 文献下载
摘要：方法、系统和装置，包括在计算机存储介质上编码的计算机程序，用于对于定义分立电路组件的组件定义来对分立电路组件的物理尺寸进行参数化。可以选择组件定义以在器件设计中使用。当更改特定版本的分立电路组件定义的参数化时，也更改器件设计的版本级别，并且针对新版本级别物理地验证器件设计的电路布局。
集成电路设计系统

[发明专利]集成电路设计验证-CN202111498735.8有效
发明人：朱嘉华 -专利权人：芯华章科技股份有限公司
申请日： 2021-12-09 - 公布日： 2023-09-19 - 主分类号： G06F30/33 文献下载
摘要：本申请提供用于验证IC设计(诸如超大规模集成电路(VLSI)设计)的方法和设备。该方法包括：获得IC设计的描述；基于所述描述确定所述IC设计是否包括组合回路，其中所述组合回路包括输出和连接到所述输出的输入；响应于所述IC设计包括所述组合回路，展开所述组合回路为展开回路，所述展开回路包括连接以形成所述展开回路的第一迭代和第二迭代，其中所述第一迭代包括第一输出和第一输入，所述第二迭代包括第二输出和第二输入，并且所述第二输出连接到所述第一输入；以及连接在所述第一输入和所述第二输出之间的寄存器；以及验证具有所述展开回路的IC设计
集成电路设计验证

[发明专利]集成电路设计系统-CN200410042342.6无效
发明人：忻建荣;萧俊杰;李声均 -专利权人：知亿科技股份有限公司
申请日： 2004-05-20 - 公布日： 2005-11-23 - 主分类号： H01L21/82 文献下载
摘要：本发明是提供一种集成电路设计系统，其包含一第一接口、一第二接口及一逻辑单元。该第二接口是用来依据不同的显示指令分别显示对应于一特定集成电路的多个描述信息；该第一接口是用来输入显示指令及用来更新该第二接口依据该显示指令所显示的描述信息；而该逻辑单元则是用来依据一更新后的描述信息更新该特定集成电路所对应的多个描述信息中其余描述信息
集成电路设计系统

[发明专利]集成电路设计方法-CN03811573.5无效
发明人： B·德奥里维拉卡斯特鲁普佩 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-04-25 - 公布日： 2005-08-17 - 主分类号： G06F17/50 文献下载
摘要：提出了一种设计集成电路(IC)的设计方法和相应的集成电路设计工具。具有由多个互连线(131－139)互连的多个构建模块(121－129)的IC设计由模仿实际IC布局中的构建模块(121－129)和互连(131－139)的位置的二维表示(200)来表示。二维表示允许IC设计者估计互连线(131－139)的长度，这使得IC设计者能够在进入IC设计后端例如IC区域优化之前改变IC设计，从而得到更有效的IC设计方法。
集成电路设计方法

[实用新型]一种集成电路设计模拟装置-CN202223206863.3有效
发明人：陈超 -专利权人：深圳市鸿光盛业电子有限公司
申请日： 2022-11-29 - 公布日： 2023-05-30 - 主分类号： H05K5/02 文献下载
摘要：本实用新型公开了一种集成电路设计模拟装置，涉及集成电路相关装置技术领域。本实用新型通过设置模拟腔组件，通过设置的下隔板将下开口筒一分为二，使得下开口筒内部的冷热两侧区分明显，使得集成电路在两个环境区分明显的区域内进行模拟实验，以及通过设置载物组件和转动组件，使得该集成电路设计模拟装置一次性对多个集成电路进行不同环境下的模拟实验，有利于加快该集成电路设计模拟装置对集成电路进行模拟时的工作效率。
一种集成电路设计模拟装置

[发明专利]集成电路布图方法-CN201910281001.0在审
发明人：张啟文;管瑞丰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-04-09 - 公布日： 2020-03-03 - 主分类号： G06F30/392 文献下载
摘要：调整集成电路设计布图方法包含于第一技术节点，接收第一集成电路的第一集成电路设计布图，依据设计规则，从第一栅极布图图案取得第二栅极布图图案，基于第一、第二栅极布图图案，决定第一集成电路设计布图在第一方向上的变化因子第一集成电路设计布图包含第一栅极布图图案，第一互连布图图案，可缩小区域，与不可缩小区域。设计规则与第二技术节点有关。每个变化因子对应至可缩小与不可缩小区域中的一个。
集成电路方法

[发明专利]集成电路的操作特性的预测方法与装置-CN201910921170.6有效
发明人：李翊;李小静;刘淼 -专利权人：上海兆芯集成电路有限公司
申请日： 2019-09-27 - 公布日： 2022-05-06 - 主分类号： G06F30/30 文献下载
摘要：一种集成电路的操作特性的预测方法，包括下列步骤。提供集成电路设计上所使用的多个单元。通过测试模型，对单元分别进行电压频率扫描测试，以产生多个参数，其中所述多个参数与电压值相对应。取得集成电路设计上对应的时序分析签核。依据时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以该关键时序路径预测集成电路的操作特性。
集成电路操作特性预测方法装置

[发明专利]一种集成电路设计用封装结构-CN202010888977.7有效
发明人：陈瑜珍 -专利权人：深圳市杰驰电子有限公司
申请日： 2020-08-28 - 公布日： 2022-04-08 - 主分类号： H01L23/32 文献下载
摘要：本发明公开了一种集成电路设计用封装结构，包括对接基板、集成电路对接板和夹持机构，所述对接基板呈矩形板状结构，且对接基板的上端面开设有夹持槽，所述对接基板的夹持槽中心开设有适配集成电路对接板的对接板安装槽，所述对接基板通过对接板安装槽卡合限位于集成电路对接板的外围，所述集成电路对接板为矩形板状结构，且集成电路对接板的上端面构造有对接集成电路的引脚，所述对接基板的四角构造有基板倒角，且四组基板倒角朝向集成电路对接板的一侧均配合有夹持机构该集成电路设计用封装结构，结构合理，易于便捷的实现对集成电路的封装固定，且适用性强，具有较高的实用价值。
一种集成电路设计封装结构

[发明专利]集成电路设计的制造方法与系统-CN200710096159.8有效
发明人：曾乙弘;吴冠良 -专利权人：台湾积体电路制造股份有限公司
申请日： 2007-04-13 - 公布日： 2007-10-17 - 主分类号： H01L21/82 文献下载
摘要：本发明提供集成电路设计的制造方法与系统，可用于局部移除多项目晶片的电路图案。该方法为先定义其中一个使用者的集成电路设计为不需移除的部分，接着通过集成电路移除方法，将属于其他客户的集成电路完全移除。随后，此部分电路已移除的多项目晶片可提供给单一使用者进行电路测量，而不需担心公开其他使用者的设计电路。在实例中，通过激光系统可对于定义移除的集成电路进行完整的移除，于过程中不会对于留下的集成电路造成任何的影响。在另一实例中，利用钻石锯片也可对已定义移除的集成电路进行完整的移除，在过程中不会对于定义留下的其他集成电路的电路性能造成任何的影响。
集成电路设计制造方法系统

[发明专利]双极型集成电路设计中的版图/电路提取方法-CN03115447.6无效
发明人：林争辉;林涛;荣荧;范宏春 -专利权人：上海芯华微电子有限公司
申请日： 2003-02-19 - 公布日： 2004-08-25 - 主分类号： H01L21/8222 文献下载
摘要：本发明涉及一种双极型集成电路设计中版图/电路提取方法。由于双极型集成电路工艺制造上的复杂性和元件品种的多样性，导致双极型集成电路版图/电路提取工作技术上的特殊困难，而该项提取工作尤为对集成电路设计正确性进行验证的关键所在。本发明首先提出了双极型集成电路版图关系图和元件关系图，并建立了两者之间的映射关系和方法。以该关系和方法为基础，提出了双极型集成电路元件识别表。发明还提出了在元件识别表基础上确立了双极型集成电路版图/电路提取的步骤，并把这些步骤纳入计算机程序，形成了电路识别与提取的框图。本发明具有通用性，应用范围涵盖了所有的双极型集成电路和MOS集成电路；并具有周密性。
双极型集成电路设计中的版图电路提取方法

[发明专利]用以提升集成电路设计的时序性能的方法及数据处理系统-CN201710482037.6有效
发明人：耿保林;林哲民;李翊;李冰 -专利权人：格兰菲智能科技有限公司
申请日： 2017-06-22 - 公布日： 2022-02-25 - 主分类号： G06F30/3315 文献下载
摘要：一种用以提升集成电路设计的时序性能的方法及数据处理系统，该用以提升一集成电路设计的时序性能的方法包括：设定关于时序性能的多个既定参数及其对应参考指标；取得关于集成电路设计的一时序分析报告，其中集成电路设计包括多个路径且时序分析报告包括每一路径的一时序信息
用以提升集成电路设计时序性能方法数据处理系统

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