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[发明专利]基于选择器实现的随机数产生电路、方法及芯片-CN202310654331.6在审
发明人：方燕枝 -专利权人：昕原半导体(上海)有限公司
申请日： 2023-06-02 - 公布日： 2023-09-05 - 主分类号： G06F7/58 文献下载
摘要：本申请提供一种基于选择器实现的随机数产生电路、方法及芯片，所述电路包括：第一选择器模块和第二选择器模块；选择器电压产生模块，分别与所述第一选择器模块和所述第二选择器模块连接，被配置为向所述第一选择器模块和所述第二选择器模块输入相同的电压；判定模块，分别与所述第一选择器模块的电压输出端和所述第二选择器模块的电压输出端连接，被配置为根据所述第一选择器模块的输出电压和所述第二选择器模块的输出电压判定出随机数产生结果；其中，因选择器不匹配，所述第一选择器模块和所述第二选择器模块的输出电压大小具有随机性本申请利用选择器局部不匹配实现了随机数的产生。
基于选择器实现随机数产生电路方法芯片

[发明专利]一种脉冲波产生电路及脉冲波产生方法-CN201910014347.4在审
发明人：孙乔;洪少林;吴忠良 -专利权人：优利德科技(中国)股份有限公司
申请日： 2019-01-08 - 公布日： 2019-04-16 - 主分类号： G06F1/02 文献下载
摘要：本发明涉及一种脉冲波产生电路包括：第一减法器的输出端连接第一选择器的输入端，以及第一选择器、第二选择器和第四选择器的控制端，所述第一选择器的输出端与第二选择器的输出端均连接乘法器的输入端，所述乘法器的输出端分别连接比较器和第三选择器的输入端，比较器的输出端连接所述第三选择器的控制端，所述第三选择器的输出端分别连接所述减法器和第四选择器的输入端，所述第二减法器的输出端连接所述第四选择器的输入端，所述第四选择器输出脉冲波信号。
选择器输入端输出端脉冲波产生电路输出端连接减法器比较器乘法器控制端脉冲波脉冲波信号选择器输出硬件成本抖动闪烁

[实用新型]一种脉冲波产生电路-CN201920024318.1有效
发明人：孙乔;洪少林;吴忠良 -专利权人：优利德科技(中国)股份有限公司
申请日： 2019-01-08 - 公布日： 2019-10-11 - 主分类号： G06F1/02 文献下载
摘要：本实用新型涉及一种脉冲波产生电路包括：第一减法器的输出端连接第一选择器的输入端，以及第一选择器、第二选择器和第四选择器的控制端，所述第一选择器的输出端与第二选择器的输出端均连接乘法器的输入端，所述乘法器的输出端分别连接比较器和第三选择器的输入端，比较器的输出端连接所述第三选择器的控制端，所述第三选择器的输出端分别连接所述减法器和第四选择器的输入端，所述第二减法器的输出端连接所述第四选择器的输入端，所述第四选择器输出脉冲波信号。
选择器输入端输出端脉冲波产生电路输出端连接减法器本实用新型比较器乘法器控制端脉冲波信号选择器输出硬件成本脉冲波抖动闪烁

[发明专利]SM4/AES双模加密电路-CN202010285739.7在审
发明人：黄好城;张苏敏;王祎磊;周鹏飞;刘传杰;涂友刚;兰彤 -专利权人：北京芯讯信安科技有限公司;北京忆芯科技有限公司
申请日： 2020-04-13 - 公布日： 2020-08-07 - 主分类号： H04L9/14 文献下载
摘要：本申请涉及SM4/AES双模加密电路，包括第一组多个选择器、多个查表单元、第二组多个选择器、第三组多个选择器、多个异或单元与多个合并移位单元；第一组多个选择器的每个的输出耦合到多个查表单元之一的输入；多个查表单元的每个的输出耦合到第二组多个选择器之一的第一输入；多个合并移位单元的每个的输出耦合到第二组多个选择器的子组之一的选择器的第二输入，其中第二组多个选择器包括多个子组，每个子组包括相同数量的选择器；多个合并移位单元的每个的输出还耦合第三组多个选择器之一的第二输入；第二组多个选择器的每个子组的每个选择器的输出，耦合到多个异或单元之一的输入。
sm4 aes 双模加密电路

[实用新型]SM4/AES双模加密电路-CN202020539147.9有效
发明人：黄好城;张苏敏;王祎磊;周鹏飞;刘传杰;涂友刚;兰彤 -专利权人：北京忆芯科技有限公司
申请日： 2020-04-13 - 公布日： 2020-12-08 - 主分类号： H04L9/06 文献下载
摘要：本申请涉及SM4/AES双模加密电路，包括第一组多个选择器、多个查表单元、第二组多个选择器、第三组多个选择器、多个异或单元与多个合并移位单元；第一组多个选择器的每个的输出耦合到多个查表单元之一的输入；多个查表单元的每个的输出耦合到第二组多个选择器之一的第一输入；多个合并移位单元的每个的输出耦合到第二组多个选择器的子组之一的选择器的第二输入，其中第二组多个选择器包括多个子组，每个子组包括相同数量的选择器；多个合并移位单元的每个的输出还耦合第三组多个选择器之一的第二输入；第二组多个选择器的每个子组的每个选择器的输出，耦合到多个异或单元之一的输入。
sm4 aes 双模加密电路

[发明专利]FPGA芯片内的频率可调的时钟生成单元-CN202011021876.6在审
发明人：陈永;邬刚 -专利权人：杭州加速科技有限公司
申请日： 2020-09-25 - 公布日： 2021-01-01 - 主分类号： H03K5/135 文献下载
摘要：该时钟生成单元包括：输入选择器，其包括时钟使能端、输入选择器输入端和输入选择器输出端；查找表，其包括查找表输入端和查找表输出端；延时链，其包括延时链输入端和n个延时链输出端，每个延时链输出端相对于延时链输入端具有不同的延时；延时选择器，其包括延时选择端、n个延时选择器输入端以及延时选择器输出端，n个延时选择器输入端分别与n个延时链输出端连接。本发明的时钟生成单元利用输入选择器、查找表、延时链和延时选择器，得到稳定的频率可调的时钟信号。
fpga 芯片频率可调时钟生成单元

[发明专利]中继器的旁路电路及测试方法-CN202280005278.0在审
发明人：张力山;冯晖;王侃文;欧阳伟龙;吕剑桥 -专利权人：华为技术有限公司
申请日： 2022-01-25 - 公布日： 2023-09-26 - 主分类号： H04B10/073 文献下载
摘要：本申请提供一种中继器的旁路电路及测试方法，能够从异步电路的传输通路中旁路发生故障的中继器，从而不会影响传输通路的正常工作。该中继器的旁路电路包括第一选择器和第二选择器；该第一选择器用于基于该第一选择器的选择端输入的选择信号，确定将该中继器的第一输出端输出的信号或该中继器的第一输入端输入的信号输出至该第一选择器的输出端；该第二选择器用于基于该第二选择器的选择端输入的选择信号，确定将该中继器的第二输出端输出的信号或该中继器的第二输入端输入的信号输出至该第二选择器的输出端。
中继旁路电路测试方法

[实用新型]一种音量调节电路和一种蓝牙耳机-CN201621410615.2有效
发明人：王定宾;朱双帅;胥龙 -专利权人：潍坊歌尔电子有限公司
申请日： 2016-12-21 - 公布日： 2017-08-04 - 主分类号： H04R1/10 文献下载
摘要：本实用新型公开了一种音量调节电路和一种蓝牙耳机，音量调节电路包括旋转编码器、D触发器和多路选择器；旋转编码器的第一输出端接D触发器的CLK端；旋转编码器的第二输出端接D触发器的D端；多路选择器至少包括第一选择器和第二选择器；第一选择器的第一输入端和第二选择器的第二输入端分别接D触发器的CLK端；第一选择器的第二输入端和第二选择器的第一输入端分别接地；第一选择器的控制端和第二选择器的控制端分别接D触发器的Q‑端；当旋转编码器被旋转时，第一选择器的输出端或第二选择器的输出端输出音量调节信号。D触发器和多路选择器代替单片机实现对旋转编码器的解码并控制音量调节的功能，从而降低了产品的成本和功耗。
一种音量调节电路蓝牙耳机

[发明专利]利用VLSI实现128位密钥长度AES算法的装置-CN200910013660.2无效
发明人：王祖强;桑涛;李运田;李春蕾;姜伟 -专利权人：山东大学
申请日： 2009-01-19 - 公布日： 2009-07-08 - 主分类号： H04L9/14 文献下载
摘要：包括微处理器接口模块、密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器，微处理器接口模块和微处理器相连接，接收来自微处理器的命令和数据；微处理器接口模块分别和密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器相连接，以控制密钥扩展模块、加密运算模块和解密运算模块的运行，并负责控制密钥轮数选择器、状态输出选择器、数据输出选择器，将运算结果对外部微处理器输出
利用 vlsi 实现 128 密钥长度 aes 算法装置

[发明专利]超低功耗查找表电路-CN202010563387.7在审
发明人：刘云搏;丛伟林;段清华;王玉嫣;余梅;李建秋 -专利权人：成都华微电子科技有限公司
申请日： 2020-06-19 - 公布日： 2020-08-28 - 主分类号： H03K19/20 文献下载
摘要：超低功耗查找表电路，涉及集成电路技术，本发明包括控制电路和并列的第一选择器组和第二选择器组，两个选择器组的输出端连接到公共输出端；每一选择器组中，包括一个A级传输门和并列的两个选择器支路，两个选择器支路的输出端皆连接到A级传输门的输入端，A级传输门的输出端作为该选择器组的输出端；本发明具有超高内部信号完整性(50％占空比)和超低功耗的特点。
功耗查找电路

[发明专利]快速选择输出的现场可编程门阵列芯片与设置方法-CN202211712795.X有效
发明人：李新兵;杜福建 -专利权人：上海芯联芯智能科技有限公司
申请日： 2022-12-30 - 公布日： 2023-04-07 - 主分类号： G06F11/22 文献下载
摘要：本申请公开了一种快速选择连接外部测试仪器的现场可编程门阵列芯片，包含：多个功能模块，分别包含提供不同功能的逻辑电路与多个输出；选择器结构，包含M级的选择器，每一个选择器包含多个输入埠与一个选择器输出，多个功能模块的多个输出分别连接到M级的选择器的多个输入埠之一，其中第i级选择器的输出连接到第i‑1级选择器的多个输入埠之预设输入埠，其中第1级选择器的输出连接到物理测试端口；串行接口模块，用于连接FPGA芯片外部的串行通信终端；以及选择器控制模块，用于自串行接口模块接收来自串行通信终端的连接指令；以及根据连接指令，选择M级的选择器的所有输入埠的其中之一，透过物理测试端口连接到测试仪器。
快速选择输出现场可编程门阵列芯片设置方法

[发明专利]一种实现可调延时的电路、装置及方法-CN202010385898.4在审
发明人：宋佳军 -专利权人：宋佳军
申请日： 2020-05-09 - 公布日： 2020-07-31 - 主分类号： H03K19/173 文献下载
摘要：本发明公开了一种实现可调延时的电路、装置及方法，电路包括级联的多个延时单元，延时单元为进位链，进位链包括多个级联的MUX选择器，每个MUX选择器为二输入选择器；MUX选择器接受两个源输入DIx、上级MUX输出及一个选择输入Sx，还包括一个输出COx，MUX选择器的输出既输出到外部，也输出给下一级MUXMUX选择器；x为MUX选择器的级联序号；每个MUX选择器的输出COx与下级源输入DIx互联。
一种实现可调延时电路装置方法

[发明专利]一种分路实现高速数据累加电路-CN201810115799.7在审
发明人：孙永明 -专利权人：长沙泰科阳微电子有限公司
申请日： 2018-02-06 - 公布日： 2019-08-13 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种分路实现高速数据累加电路，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接。
累加器选择器输出高速数据累加电路加法器分路选择器输出选择器输入时钟信号

[实用新型]一种分路实现高速数据累加电路-CN201820203812.X有效
发明人：孙永明 -专利权人：长沙泰科阳微电子有限公司
申请日： 2018-02-06 - 公布日： 2019-06-21 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种分路实现高速数据累加电路，包括din输入信号、clk时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接。
累加器选择器输出高速数据累加电路加法器分路本实用新型选择器输出选择器输入时钟信号

[发明专利]用于LED驱动的脉宽调制单元、电路及方法-CN201110092630.2无效
发明人：林昕;林丰成;林乔嵩;王莉;孙丽娟 -专利权人：天利半导体(深圳)有限公司
申请日： 2011-04-13 - 公布日： 2011-11-16 - 主分类号： H05B37/02 文献下载
摘要：本发明公开了一种用于LED驱动的脉宽调制单元、电路及方法，所述单元包括反相器、第一选择器和第二选择器，反相器具有输入端和输出端，第一选择器和第二选择器均包括第一输入端、第二输入端、地址端和输出端，反相器的输出端连接第一选择器的第一输入端，反相器的输入端连接第一选择器的第二输入端，第一选择器的输出端连接第二选择器的地址端，第一选择器的地址端连接第二选择器的第二输入端；第一选择器的第二输入端还同时连接第一外接脉冲，第二选择器的第一输入端连接第二外接脉冲，第二选择器的第二输入端还同时连接外接数据位控制信号。本发明采用更少数的计数器来产生固定脉宽的脉冲信号，同时可以做到脉冲合并，降低功耗。
用于 led 驱动脉宽调制单元电路方法

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