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[发明专利] 运算 电路 CN201880085302.X 在审
发明人：
川合健治 ;粟田亮 ;武井和人 ;饭塚公昭
- 专利权人：
NTT电子股份有限公司 ;日本电信电话株式会社
申请日：
2018-12-18
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公布日：
2020-09-01
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主分类号：
G06F17/10 文献下载
摘要： 运算 电路 设置有：LUT生成电路 (1)，当将系数c[n](n＝1，···，N)划分为对时，输出针对每个对计算的值；以及分布式计算电路 (2‑m)，针对M组数据x[m，n]中的每一组，并行计算乘积和计算值y[分布计算电路 (2‑m)由以下项形成：多个二项式分布计算电路 ，基于通过将与分布式运算 电路 对应的N个数据集x[m，n]划分为对所获得的值、通过将系数c[n]划分为对所获得的值和由LUT生成电路 (1)计算的值针对每对并行计算二项式乘积和运算 值；以及二项式分布计算结果求和电路 ，对由二项式分布计算电路 计算的值求和，并将和作为y[m]输出。运算 电路
[发明专利] 运算 电路 CN201010214650.8 无效
发明人：
织尾正雄
- 专利权人：
恩益禧电子股份有限公司
申请日：
2006-12-20
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公布日：
2010-11-10
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主分类号：
H03M13/39 文献下载
摘要： 一种运算 电路 ，包括：NOR电路 ，用于从包含由多个比特组成的路径度量值的0个或多个高位比特的第一比特组x(6)～x(10)的所有比特中输出1比特反相逻辑OR sf；反相器，用于将第二比特组x(2)～x(5)的每个比特反相，并且输出第三比特组rs(0)～rs(3)；AND电路 ，用于输出第四比特组ns(0)～ns(3)，其包含计算sf同rs(0)～rs(3)的逻辑AND的结果；和CF输出部分，用于基于ns(运算 电路
[发明专利] 运算 电路 CN200610169052.7 无效
发明人：
织尾正雄
- 专利权人：
恩益禧电子股份有限公司
申请日：
2006-12-20
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公布日：
2007-06-27
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主分类号：
H03M13/00 文献下载
摘要： 一种运算 电路 ，包括：NOR电路 ，用于从包含由多个比特组成的路径度量值的0个或多个高位比特的第一比特组x(6)～x(10)的所有比特中输出1比特反相逻辑OR sf；反相器，用于将第二比特组x(2)～x(5)的每个比特反相，并且输出第三比特组rs(0)～rs(3)；AND电路 ，用于输出第四比特组ns(0)～ns(3)，其包含计算sf同rs(0)～rs(3)的逻辑AND的结果；和CF输出部分，用于基于ns(运算 电路
[发明专利] 运算 电路 以及运算 方法CN201880066106.8 在审
发明人：
森正志 ;田中进 ;桥本和茂
- 专利权人：
三菱电机株式会社
申请日：
2018-09-20
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公布日：
2020-05-26
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主分类号：
G06F17/16 文献下载
摘要： 提供能够缩短整体的处理时间的运算 电路 。运算 电路 具有：并行运算 电路 ，包括对包含非零要素和零要素的系数矩阵从右乘以输入矢量，将运算 结果输出到输出矢量的多个运算 器(CLk)；以及输入接口(122)，包括多个存储电路 。各存储电路 具有：输入存储电路 (133)，按照基于索引的顺序，存储输入矢量的要素；以及系数存储电路 (132)，包括按照基于索引的顺序存储构成系数矩阵的行或者列矢量的要素的环形缓冲器。各运算 器依次执行存储电路 的系数矩阵的要素和输入矢量的对应的要素的乘法，根据该要素的索引，将乘法的结果累计到输出矢量的对应的要素。运算 电路 以及 方法
[发明专利] 运算 电路 、运算 方法以及程序CN201780094576.0 在审
发明人：
田中进 ;森正志 ;桥本和茂
- 专利权人：
三菱电机株式会社
申请日：
2017-09-14
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公布日：
2020-04-21
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主分类号：
G06F17/10 文献下载
摘要： 在一个实施方式中，提供卷积神经网络中的卷积层的运算 方法。运算 方法包括：以与通过将输入到卷积层的特征映射展开成一列而得到的输入矢量(x)相对应的方式，对卷积层中使用的内核进行变换，从而生成系数矩阵(A)的步骤；检索包含于系数矩阵的非零要素的步骤；将包含于系数矩阵的各非零要素与输入矢量的对应要素的乘法运算 作为处理单位，以使能够彼此并行处理的多个运算 器(CL)的各个运算 器中的处理单位的数量均衡化的方式，对各运算 器分配该乘法运算 的步骤；以及各运算 器依次执行被分配的乘法运算 ，将乘法运算 的结果累加到输出矢量(f)的对应要素的步骤运算 电路 方法 以及 程序
[发明专利] 运算 电路 及装置、运算 方法CN202111403761.8 在审
发明人：
祝叶华 ;孙炜
- 专利权人：
哲库科技（北京）有限公司
申请日：
2021-11-24
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公布日：
2022-03-01
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主分类号：
G06F7/52 文献下载
摘要： 一种运算 电路 及装置、运算 方法，该方法应用于运算 装置，该方法包括：通过查零模块根据待进行卷积运算 的初始数据，计算第一输出结果，其中，第一输出结果用于表征对上述初始数据进行卷积运算 是否得到0的预测结果；若该预测结果不为0，则通过控制模块将初始数据输入到加法运算 模块进行卷积运算 ，得到第二输出结果；若该预测结果为0，则通过控制模块停止将初始数据输入到加法运算 模块，直接将默认运算 结果作为第二输出结果；通过加法运算 模块将该第二输出结果与上述第一输出结果进行相与运算 ，得到卷积运算 结果。实施本申请实施例，能够降低电子设备在进行卷积运算 的过程中的计算量，有利于提升电子设备进行卷积运算 的计算效率。运算 电路 装置 方法
[发明专利] 运算 电路 及其运算 控制方法CN200480030265.0 无效
发明人：
野村修 ;森江隆 ;中野铁平
- 专利权人：
佳能株式会社
申请日：
2004-10-14
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公布日：
2006-11-22
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主分类号：
G06F7/544 文献下载
摘要： 一种积和运算 电路 包括脉宽/数字转换电路 (9)，将具有代表操作数值的脉宽的脉冲信号转换为数字信号；排序电路 (4)，将由该脉宽/数字转换电路 (9)转换为数字信号的多个操作数值Xi以大小递减或递增的顺序输出；以及累积和电路 (1)，用相应的操作数值Wi乘以从排序电路 (4)输出的每一个操作数值并且计算相乘结果的累积和。该脉宽/数字转换电路 (9)包括计数器(10)，对时钟进行计数并将计数值作为数字信号输出，以及n个后沿锁存电路 (11－0－11－(n－1))，其中的每一个在输入脉冲信号的后沿锁存从计数器输出的共用计数值。运算 电路 及其 控制 方法
