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[外观设计]总线输入模块-CN201730534156.2有效
发明人：朱志浩;顾昕华;项超;李震;孙斌 -专利权人：沈机（上海）智能系统研发设计有限公司
申请日： 2017-11-02 - 公布日： 2018-05-29 - 主分类号： 14-02 文献下载
摘要：1．本外观设计产品的名称：总线输入模块。2．本外观设计产品的用途：本外观设计产品用于通过总线支持ADC(模数转换器)的采样工作。3．本外观设计产品的设计要点：产品的形状。
外观设计总线输入模块模数转换器总线采样图片

[外观设计]总线输入模块-CN201730534517.3有效
发明人：朱志浩;顾昕华;项超;李震;孙斌 -专利权人：沈机（上海）智能系统研发设计有限公司
申请日： 2017-11-02 - 公布日： 2018-05-22 - 主分类号： 14-02 文献下载
摘要：1．本外观设计产品的名称：总线输入模块。2．本外观设计产品的用途：本外观设计产品用于通过总线支持ADC（模数转换器）的采样工作。3．本外观设计产品的设计要点：产品的形状。
总线输入模块

[发明专利]可拆离式多界面输出/输入卡片装置-CN200310114335.8无效
发明人：陈瑞忠;张荣达;陈庆达;杨新立 -专利权人：希旺科技股份有限公司
申请日： 2003-11-14 - 公布日： 2005-05-18 - 主分类号： G06F3/00 文献下载
摘要：本发明是有关于一种可拆离式多界面输出/输入卡片装置，其包括输出/输入总线桥接器及一输出/输入装置，该输出/输入总线桥接器具有一主机界面、一桥接单元及一第一输出/输入总线，该桥接单元将主机界面的信号转换为第一输出/输入总线的信号，及将输出/输入总线的信号转换为主机界面的信号，并提供由主机界面转换而来的电源脚位给该第一输出/输入总线，该输出/输入装置具有一输出/输入功能单元及一第二输出/输入总线，该第二输出/输入总线是对应于该第一输出/输入总线，以将由主机界面转换而来的电源、输出/输入或资料、控制信号供应至该输出/输入功能单元。
可拆离式多界面输出输入卡片装置

[发明专利]一种应用于实时数据处理的多级总线系统-CN201110428057.8无效
发明人：王东琳;杜学亮;倪素萍;郭若杉 -专利权人：中国科学院自动化研究所
申请日： 2011-12-19 - 公布日： 2012-06-27 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种多线总线系统。该系统包括实时高速总线、非实时高速总线、非实时低速总线、低速总线互联模块、高速总线互联模块，高速存储器、嵌入式处理器、实时总线输入输出模块、实时总线数据处理模块、非实时高速总线输入输出模块、非实时低速总线输入输出模块实时总线输入输出模块、实时总线数据处理模块和高速存储器通过实时高速总线接口与实时高速总线相连；嵌入式处理器、非实时高速总线输入输出模块通过非实时高速总线接口与非实时高速总线相连；非实时低速总线输入输出模块通过非实时低速总线接口与非实时低速总线相连；非实时低速总线通过低速总线互联模块与非实时高速总线相连，非实时高速总线通过高速总线互联模块与高速总线相连。本发明可以提供高效的大数据量实时传送和实时处理，有效利用总线带宽。
一种应用于实时数据处理多级总线系统

[发明专利]总线仲裁电路及包括其的数据传输系统-CN202111305547.9在审
发明人：沈标 -专利权人：艾普凌科株式会社
申请日： 2021-11-05 - 公布日： 2022-05-27 - 主分类号： G06F13/362 文献下载
摘要：本发明提供一种总线的传送速度不降低的总线仲裁电路及包括其的数据传输系统。本发明包括：第一总线端子，与主机总线连接；第二总线端子，与局部总线连接；第一输出电路，输出端子与第一总线端子连接；第二输出电路，输出端子与第二总线端子连接；控制电路，包括第一输入端子、第二输入端子、控制信号输出端子、及输出端子，在第一输入端子输入有第一总线端子的数据，在第二输入端子输入有第二总线端子的数据，自输出端子向第一输出电路的输入端子输出数据；以及开关电路，输入端子与第一总线端子连接，控制端子与控制电路的控制信号输出端子连接，自输出端子向第二输出电路的输入端子输出主机总线的数据。
总线仲裁电路包括数据传输系统

[发明专利]高速总线读写低速总线的转接电路及数据读写设备-CN202010756421.2有效
发明人：王吉健;周亚莉 -专利权人：南京英锐创电子科技有限公司
申请日： 2020-07-30 - 公布日： 2021-10-26 - 主分类号： G06F13/40 文献下载
摘要：本发明提供了一种高速总线读写低速总线的转接电路及数据读写设备，其中，转换电路包括依次连接的信号输入模块、信号处理模块和信号输出模块；信号输入模块用于获取高速总线输入信号，并将高速总线输入信号输入至信号处理模块；信号处理模块用于根据高速总线输入信号通过信号输出模块输出低速总线纵向信号，以实现对低速总线的数据进行读写。因此，本发明通过信号处理模块中各电路时序上的相互配合，完成高速总线读写低速总线上数据的功能，解决了现有技术中没有规范的高速总线读写低速总线的转接电路的问题。
高速总线读写低速转接电路数据设备

[发明专利]一种高效串行总线控制电路-CN201510888509.9有效
发明人：张则乐;胡林军 -专利权人：中国电子科技集团公司第四十一研究所
申请日： 2015-12-02 - 公布日： 2018-07-24 - 主分类号： G06F13/42 文献下载
摘要：本发明公开了一种高效串行总线控制电路，具体涉及通信控制领域。该高效串行总线控制电路，包括主设备电路和从设备电路，主设备电路设有串行总线片选信号、串行总线时钟信号、串行总线数据输入信号、串行总线数据输出信号、串行总线时钟输出信号、第一完成信号和与CPU互连信号，从设备电路设有从设备片选信号、从设备时钟信号、从设备数据输入信号、从设备数据输出信号、从设备时钟输入信号和第二完成信号，串行总线片选信号与从设备片选信号相连，串行总线时钟信号与从设备时钟信号相连，串行总线数据输入信号与从设备数据输出信号相连，串行总线数据输出信号与从设备数据输入信号相连，串行总线时钟输出信号与从设备时钟输入信号相连。
一种高效串行总线控制电路

[发明专利]动态时分交换装置及方法-CN200510082880.2有效
发明人：邢益海;闫丽新 -专利权人：普天信息技术研究院
申请日： 2005-07-11 - 公布日： 2007-01-17 - 主分类号： H04L12/413 文献下载
摘要：本发明公开了一种实现总线型交换系统动态时分交换的装置和方法，装置包括：一个以上通过总线相连接的输入输出端口模块，用于将外界输入的信元写入总线和/或从总线读取信元并输出；及连接到各个输入输出端口模块的交换控制模块，用于查询各个输入输出端口模块是否有信元输入，记录有信元输入的输入输出端口模块所输入信元的源端口路由信息，并根据自身保存的源端口路由信息与目的端口信息的对应关系，得到各个输入信元的交换信息并缓存，再根据缓存的交换信息依次控制各个输入信元在总线上交换应用本发明可以避免总线冲突，保证各个输入输出端口模块公平占用总线，实现总线资源的动态配置，大大提高总线的利用率。
动态时分交换装置方法

[实用新型]音频总线设备-CN201620459681.2有效
发明人：徐文波 -专利权人：徐文波
申请日： 2016-05-18 - 公布日： 2016-09-28 - 主分类号： H04R3/00 文献下载
摘要：本实用新型公开了一种音频总线设备，所述音频总线设备包括壳体、音频总线和多个音频总线接口，其中，所述音频总线设置于所述壳体内；以及多个所述音频总线接口均设置于所述壳体上，并且与多个音频设备对应相连，每一所述音频总线接口集成有总线输入通道和总线输出通道，所述总线输入通道和总线输出通道均与所述音频总线信号连通；通过所述总线输入通道向所述音频总线输入由其中一音频设备输入的音频信号，并通过所述总线输出通道将由所述音频总线传输的该音频信号输出至区别于该其中一音频设备的其余音频设备采用本实用新型的音频总线设备能够避免现有技术中音频设备的接口数量有限并且交互时连线过于复杂的问题。
音频总线设备

[发明专利]用于将总线用户通用地连接到至少一个总线上的电路装置-CN201410016033.5有效
发明人： A·沙尔卡维;C·迪克斯;L·科普卡 -专利权人：帝斯贝思数字信号处理和控制工程有限公司
申请日： 2014-01-15 - 公布日： 2018-09-25 - 主分类号： H04L12/40 文献下载
摘要：本发明涉及一种用于将总线用户连接到至少一个总线上的电路装置，其具有用于将总线用户与电路装置连接的接口、第一总线输入端和第一总线输出端。电路装置包括第二总线输入端和第二总线输出端以用于环形拓扑地将总线连接到电路装置上，使第一总线输出端至少间接地经由该总线而与第二总线输入端连接并且第二总线输出端至少间接地经由总线而与第一总线输入端连接，其中总线在电路装置中能拆散以用于获得线性拓扑，并且电路装置在其中一个总线输入端或总线输出端处能配置成使总线终止。此外本发明包括用于在仿真环境中对总线上的总线用户进行功能检查的系统，该系统包括仿真器单元和多个所述电路装置。
用于总线用户通用接到至少一个线上电路装置

[实用新型]单路输出LED智能驱动模块-CN201720563485.4有效
发明人：黄聪文;王强;张杰;黄敬松 -专利权人：珠海中成电器有限公司
申请日： 2017-05-19 - 公布日： 2017-12-01 - 主分类号： H05B33/08 文献下载
摘要：本实用新型涉及单路输出LED智能驱动模块，包括总线输入模块、总线输入整形模块、DC/DC模块、CPU微电脑、LED恒流模块和拨码开关，总线输入模块与总线输入整形模块电连接，DC/DC模块与总线输入整形模块电连接，CPU微电脑与总线输入整形模块耦合，DC/DC模块直接从总线取电，CPU微电脑直接从总线接收指令，拨码开关的地址信号输入到CPU微电脑，LED恒流模块与CPU微电脑的输出电连接后PWM调光输出。本实用新型的单路输出LED智能驱动模块，直接DC直流总线取电，取电电压范围宽，直接总线接受指令，节省通信线路、终端设备成本及施工成本。进一步地，LED恒流通过CPU直接控制，高恒流精度输出。
输出 led 智能驱动模块

[发明专利]通过主机提供对图形显示设备的灵活接入的图形控制器-CN200410063507.8无效
发明人：林忠力 -专利权人：精工爱普生株式会社
申请日： 2004-07-08 - 公布日： 2005-02-09 - 主分类号： G06F3/14 文献下载
摘要：该控制器包括耦合到主机的输出总线的输入总线，耦合到图形显示设备的输入总线的输出总线，具有耦合到图形控制器的输入总线的输入端和耦合到图形控制器的输出总线的输出端的视频处理电路，和适于可转换耦合图形控制器的输入总线到图形控制器的输出总线从而旁路视频处理电路的旁路转换电路
通过主机提供图形显示设备灵活接入控制器

[发明专利]逆变器并机工频同步电路和多逆变器并机的工频同步方法-CN201911416338.4有效
发明人：林正为 -专利权人：东莞龙升电子有限公司
申请日： 2019-12-31 - 公布日： 2023-04-25 - 主分类号： H02M7/493 文献下载
摘要：本发明揭示了一种逆变器并机工频同步电路和多逆变器并机的工频同步方法，所述电路包括：DSP模块、状态输出模块、状态输入模块、时钟输出模块、时钟输入模块和时钟同步总线；其中，所述时钟同步总线包括状态总线和时钟总线；所述DSP模块状态输出引脚、状态输入引脚分别通过状态输出模块、状态输入模块连接状态总线；所述DSP模块时钟输出引脚、时钟输入引脚分别通过时钟输出模块、时钟输入模块连接时钟总线；所述DSP模块通过状态输入模块检测状态总线上是否有低电平信号；若有，则判定有主机，并通过时钟输入模块检测时钟总线上主机的时钟信号，通过DSP模块将逆变器输出的时钟信号调节至与时钟总线上的时钟信号一致，并通过时钟输出模块输出至时钟总线。
逆变器机工同步电路方法

[发明专利]级联总线调光驱动器-CN201810253170.9在审
发明人：李太平 -专利权人：大山科技有限公司
申请日： 2018-03-26 - 公布日： 2018-07-17 - 主分类号： H05B33/08 文献下载
摘要：本发明公开了级联总线调光驱动器，包括微处理器、级联总线数据接收模块、级联总线发送模块、输入滤波模块、电压转换模块、恒流驱动模块、输出电流调整模块、调光模块、输出电压监测模块；级联总线数据接收模块输入端接级联总线发送模块输入端、输入滤波模块输入端连接；级联总线数据接收模块、级联总线发送模块分别与微处理器相连；输入滤波模块输出端与电压转换模块输入端、恒流驱动模块输入端相连；电压转换模块输出端与微处理器电源输入端相连；输出电流调整模块输入端与微处理器输出端相连；输出电流调整模块输出端与恒流驱动模块输入端相连；所述调光模块输入端与微处理器输出端相连，调光模块输出端接恒流驱动模块输入端。
级联总线输入端恒流驱动模块电压转换模块输出电流调整输入滤波模块数据接收模块调光模块发送模块输出端微处理器输出调光驱动器微处理器输出电压监测模块微处理器电源模块输出端模块输入端输入端连接

[发明专利]一种共享缓存的数据处理装置-CN201610043846.2有效
发明人：李贤 -专利权人：华为技术有限公司
申请日： 2016-01-21 - 公布日： 2019-01-25 - 主分类号： H04L12/803 文献下载
摘要：本发明实施例公开了一种共享缓存的数据处理装置，包括：输入环形总线的第一输入总线节点的输入端与第一输入端口连接，输出端与第一数据缓存连接，输入环形总线的第二输入总线节点的输入端与第二输入端口连接，输出端与第二数据缓存连接；输出环形总线的第一输出总线节点的输入端与第一数据缓存的输出端连接，输出端与第一数据缓存的输入端连接，输出环形总线的第二输出总线节点的输入端与第二数据缓存的输出端连接，输出端与第二数据缓存的输入端连接；
一种共享缓存数据处理装置

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