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[发明专利]一种处理器以及一种寄存器选通方法-CN200910082239.7有效
发明人：石艳 -专利权人：北京红旗胜利科技发展有限责任公司
申请日： 2009-04-21 - 公布日： 2009-09-23 - 主分类号： G06F9/30 文献下载
摘要：本发明提供了一种处理器及一种寄存器选通方法，能使处理器在增加寄存器数目时，仍具有较小的芯片面积和高速处理的能力。所述处理器包括部件一、部件二以及M个寄存器，当寄存器的数目从M增加到N时，所述N个寄存器包括：第一寄存器堆，包括K0个寄存器，用于被部件一用作输入和输出，并被部件二用作输入和输出；第二寄存器堆，包括K1个寄存器，用于被部件一用作输入，被部件二用作输出；第三寄存器堆，包括K2个寄存器，用于被部件一用作输出，被部件二用作输入；其中，K0+K1+K2＝N，K0+K1＝M，K0+K2＝M。本发明在寄存器数目增加时，通过把处理器中的寄存器设置为使用方式不同的寄存器堆，可以不增加选通逻辑级数，即不降低处理器的电路延迟也不增加多余的电路面积。
一种处理器以及寄存器方法

[发明专利]支持SR-IOV的NVMe控制器及方法-CN202011396008.6在审
发明人：王晨阳;汤峰;王祎磊 -专利权人：北京忆芯科技有限公司
申请日： 2016-06-20 - 公布日： 2021-02-09 - 主分类号： G06F13/16 文献下载
摘要：提供了支持SR‑IOV的NVMe控制器及方法。其中NVMe控制器包括：系统总线访问部件、控制器寄存器访问部件、CPU以及物理存储器；系统总线访问部件耦合于外部总线并响应于来自系统总线的存储器空间访问请求生成控制器寄存器访问请求，所述控制器寄存器访问请求包括第一存储器地址、访问类型以及PF或VF的标识符；所述控制器寄存器访问部件响应于收到控制器寄存器访问请求，对于访问提交队列门铃寄存器的访问请求，将所述访问提交队列门铃寄存器的访问请求的地址转换为物理存储器地址；所述控制器寄存器访问部件响应于收到控制器寄存器访问请求，对于访问完成队列门铃寄存器的访问请求，将所述访问完成队列门铃寄存器的访问请求的地址转换为存储器地址。
支持 sr iov nvme 控制器方法

[发明专利]一种可重构寄存器堆及其设计方法-CN02126222.5有效
发明人：王俊宇;刘大力 -专利权人：北京南思达科技发展有限公司
申请日： 2002-07-15 - 公布日： 2004-01-21 - 主分类号： G06F9/06 文献下载
摘要：一种可重构寄存器堆及其工作方法。该可重构寄存器堆至少具有两种工作模式，包括一个寄存器堆地址转换及选择部件，一个寄存器堆和一个数据输入选择部件，其中指令中的寄存器读写地址经过寄存器堆地址转换及选择部件转换成对应模式的寄存堆的物理地址来控制寄存器堆的读写，对应模式的输入数据经过数据输入选择部件被写入寄存器堆。本发明还提供了一种用于兼容目的的算子提取方法及一种具有兼容性的可重构部件设计方法。根据本发明，可以以很少的硬件代价实现对多种微处理器体系结构的兼容。
一种可重构寄存器及其设计方法

[发明专利]用于通用异步接收器发射器的自测的奇偶错误的引入和检测-CN202280016478.6在审
发明人： A·哈拉格里 -专利权人：微芯片技术股份有限公司
申请日： 2022-06-28 - 公布日： 2023-10-13 - 主分类号： H04L1/24 文献下载
摘要：UART包括发射寄存器、接收寄存器、虚拟可重新映射引脚、针对奇偶错误评估接收寄存器的内容的奇偶错误校验电路和确定发射寄存器的内容的控制逻辑部件。该内容包括基础数据和基于该基础数据的奇偶位。控制逻辑部件通过第一虚拟可重新映射引脚将内容路由到接收寄存器。控制逻辑部件在于接收寄存器处接收到全部内容之前，导致将修改内容提供到接收寄存器。该修改内容导致奇偶错误。修改内容包括与发射寄存器的内容不同的基础数据或不同的奇偶位。控制逻辑部件确定奇偶错误校验电路是否检测到奇偶错误。
用于通用异步接收器发射器自测奇偶错误引入检测

[发明专利]低时延矩阵乘法部件-CN202310556021.0在审
发明人：安德鲁·埃弗里特·菲尔普斯;诺曼·保罗·约皮 -专利权人：谷歌有限责任公司
申请日： 2018-05-17 - 公布日： 2023-08-29 - 主分类号： G06F7/523 文献下载
摘要：公开了低时延矩阵乘法部件。本发明公开了被实施为脉动单元阵列的矩阵乘法部件的方法、系统和设备。所述矩阵乘法的每个单元包括：权重矩阵寄存器，所述权重矩阵寄存器被配置为接收来自转置或者非转置权重移位寄存器的权重输入；转置权重移位寄存器，所述转置权重移位寄存器被配置为接收来自水平方向的要被存储在所述权重矩阵寄存器中的权重输入；非转置权重移位寄存器，所述非转置权重移位寄存器被配置为接收来自垂直方向的要被存储在所述权重矩阵寄存器中的权重输入；以及乘法部件，所述乘法部件耦合至所述权重矩阵寄存器并且被配置为使所述权重矩阵寄存器的所述权重输入与矢量数据输入相乘以获得乘法结果
低时延矩阵乘法部件

[发明专利]一种RISC处理器装置及其模拟浮点栈操作的方法-CN200710304656.2有效
发明人：段玮;李晓钰 -专利权人：中国科学院计算技术研究所
申请日： 2007-12-28 - 公布日： 2008-07-09 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种RISC处理器装置及其模拟浮点栈操作的方法。该处理器装置包括浮点寄存器堆，译码部件和浮点运算部件，还包括控制寄存器，用于控制利用所述浮点寄存器堆模拟浮点寄存器栈；所述译码部件，包括一指针寄存器，用于维护一栈操作指针，存储栈操作指针的值；所述浮点运算部件，包括一指针操作模块，用于对所述指针寄存器进行操作，在对模拟浮点寄存器栈进行操作时，模拟指针寄存器的栈指针的栈操作，修改并监控栈指针的状态。其提高虚拟机效率，增强处理器兼容性。
一种 risc 处理器装置及其模拟浮点操作方法

[发明专利]低时延矩阵乘法部件-CN201880004576.1有效
发明人：安德鲁·埃弗里特·菲尔普斯;诺曼·保罗·约皮 -专利权人：谷歌有限责任公司
申请日： 2018-05-17 - 公布日： 2023-05-23 - 主分类号： G06F17/16 文献下载
摘要：本发明公开了被实施为脉动单元阵列的矩阵乘法部件的方法、系统和设备。所述矩阵乘法的每个单元包括：权重矩阵寄存器，所述权重矩阵寄存器被配置为接收来自转置或者非转置权重移位寄存器的权重输入；转置权重移位寄存器，所述转置权重移位寄存器被配置为接收来自水平方向的要被存储在所述权重矩阵寄存器中的权重输入；非转置权重移位寄存器，所述非转置权重移位寄存器被配置为接收来自垂直方向的要被存储在所述权重矩阵寄存器中的权重输入；以及乘法部件，所述乘法部件耦合至所述权重矩阵寄存器并且被配置为使所述权重矩阵寄存器的所述权重输入与矢量数据输入相乘以获得乘法结果
低时延矩阵乘法部件

[发明专利]一种RISC处理器及其寄存器标志位处理方法-CN200710308571.1有效
发明人：胡伟武;李晓钰;李国杰 -专利权人：中国科学院计算技术研究所
申请日： 2007-12-29 - 公布日： 2008-06-11 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了RISC处理器及其寄存器标志位处理方法。该处理器包括物理寄存器堆、运算部件和译码器，所述物理寄存器堆包括模拟标志寄存器，用于模拟实现CISC处理器的标志寄存器标志位；所述运算部件包括标志读写模块，用于读写模拟标志寄存器标志位的值。所述运算部件还包括运算控制器，用于在运算过程中，当RISC处理器处于X86虚拟机工作模式时，根据模拟标志寄存器标志位的值，进行控制。
一种 risc 处理器及其寄存器标志处理方法

[发明专利]一种面向任务流的基于寄存器文件的快速数据交换结构-CN201410406915.2无效
发明人：何阳;米奇 -专利权人：西安慧泽知识产权运营管理有限公司
申请日： 2014-08-19 - 公布日： 2016-03-02 - 主分类号： G06F13/16 文献下载
摘要：本发明公开一种面向任务流的基于寄存器文件的快速数据交换结构，其特征在于，含有全局寄存器文件和n个计算节点，n为自然数，每个计算节点通过专用总线分别与全局寄存器文件连接,计算节点含有局部寄存器文件和不同层次的任务流处理部件,任务流处理部件之间以及任务流处理部件与局部寄存器文件之间通过交叉总线连接,局部寄存器文件通过寄存器文件逻辑端口接交叉总线，局部寄存器文件根据计算节点的层次结构，为计算节点中的各个任务流处理部件提供可访问的寄存器文件逻辑端口
一种面向任务基于寄存器文件快速数据交换结构

[发明专利]能够复用浮点操作用构件和向量操作用构件的处理器-CN201010100260.8有效
发明人：郇丹丹;胡伟武 -专利权人：北京龙芯中科技术服务中心有限公司
申请日： 2010-01-22 - 公布日： 2010-09-01 - 主分类号： G06F9/30 文献下载
摘要：能够复用浮点操作用构件和向量操作用构件的处理器，其包括：兼容了浮点操作用功能部件的全部功能的向量操作用功能部件，其将浮点操作作为标量操作处理；既可用作向量操作用寄存器又可用作浮点操作用寄存器的向量操作用寄存器堆，其中具有相同的寄存器号使得浮点操作用寄存器与向量操作用寄存器相互关联。通过在向量操作用功能部件处执行浮点操作，降低了实现复杂度、减少了处理器面积、节省了硬件资源，从而降低了处理器的实现成本。此外，通过基于寄存器号使得向量操作用寄存器堆被部分复用作为浮点操作用寄存器，能够节省用以在浮点操作用寄存器与向量操作用寄存器之间移动数据的指令操作，从而有效提高了处理器的指令执行效率。
能够浮点作用构件向量处理器

[发明专利]带有复制寄存器文件的VLIW处理器-CN200710086397.0无效
发明人： B·斯里尼瓦桑;M·J·G·贝库伊 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-10-28 - 公布日： 2008-01-02 - 主分类号： G06F9/38 文献下载
摘要：在VLIW处理器中执行计算机程序，该VLIW处理器包含多个功能部件和多个寄存器文件，每个寄存器文件都耦合到功能部件的一个相应子集。当执行第一条指令时，它将结果写入跟据来自该指令的结果地址所寻址到的寄存器文件中的一个寄存器，该结果被复制到复制寄存器文件中的一个寄存器。复制寄存器是根据写入结果的寄存器文件而选择的，但至少部分独立于结果地址，以使写入寄存器文件中寻址到的不同的寄存器中的结果被复制到寄存器文件中的相同寄存器。接着可以执行复制指令以从复制寄存器文件将该结果复制到第二寄存器文件，该结果从中可被用作另一指令的操作数。
带有复制寄存器文件 vliw 处理器

[发明专利]带有复制寄存器文件的VLIW处理器-CN200380103708.X无效
发明人： B·斯里尼瓦桑;M·J·G·贝库伊 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-10-28 - 公布日： 2005-12-28 - 主分类号： G06F9/38 文献下载
摘要：在VLIW处理器中执行计算机程序，该VLIW处理器包含多个功能部件和多个寄存器文件，每个寄存器文件都耦合到功能部件的一个相应子集。当执行第一条指令时，它将结果写入跟据来自该指令的结果地址所寻址到的寄存器文件中的一个寄存器，该结果被复制到复制寄存器文件中的一个寄存器。复制寄存器是根据写入结果的寄存器文件而选择的，但至少部分独立于结果地址，以使写入寄存器文件中寻址到的不同的寄存器中的结果被复制到寄存器文件中的相同寄存器。接着可以执行复制指令以从复制寄存器文件将该结果复制到第二寄存器文件，该结果从中可被用作另一指令的操作数。
带有复制寄存器文件 vliw 处理器

[发明专利]用于执行部件模块级验证的寄存器分配与释放方法及部件-CN201810668296.2有效
发明人：刘晓燕;薛洪波;孙龙鹏;王玉姣;苑佳红;丁哲;游柏青;袁媛 -专利权人：飞腾技术（长沙）有限公司;飞腾信息技术有限公司
申请日： 2018-06-26 - 公布日： 2021-07-23 - 主分类号： G06F9/30 文献下载
摘要：本发明公开了一种用于执行部件模块级验证的寄存器分配与释放方法及部件，方法实施步骤包括预先构造空闲寄存器队列、合并队列以及以寄存器号为索引的映射队列；当监测到某操作需要分配寄存器号时，从空闲寄存器队列中取出寄存器号存入合并队列中，并将对应的操作名称存入映射队列中进行标记；当监测到某个寄存器号可以释放时，先查询映射队列找到待释放寄存器号对应的操作名称，再查询合并队列找到该操作占用的所有寄存器号，将该操作占用的所有寄存器号添加到空闲寄存器队列中本发明具有计算量小、可扩展性好、通用性强、分配与释放效率高的优点，能够提高执行部件模块级验证效率。
用于执行部件模块验证寄存器分配释放方法

[发明专利]循环指令缓冲器-CN02159651.4无效
发明人：赵云琪;王抗旱 -专利权人：赵云琪;王抗旱
申请日： 2002-12-30 - 公布日： 2003-07-16 - 主分类号： G06F12/00 文献下载
摘要：一种暂存循环体指令的部件，它包括输入寄存器、主体存贮器、输出寄存器、控制电路。输入寄存器接收指令，主体存贮器存贮接收到的指令，输出寄存器将指令输出，控制逻辑建立本部件的运行状态。这种部件是解决CPU访存瓶颈的重要措施。
循环指令缓冲器

[发明专利]低时延矩阵乘法部件-CN202310303331.1在审
发明人：安德鲁·埃弗里特·菲尔普斯;诺曼·保罗·约皮 -专利权人：谷歌有限责任公司
申请日： 2018-05-17 - 公布日： 2023-07-11 - 主分类号： G06F7/523 文献下载
摘要：公开了低时延矩阵乘法部件。公开了用于实施为单元的脉动阵列的矩阵乘法部件的方法、系统和设备。所述矩阵乘法部件可以包括布置在所述脉动阵列的列中的单元。所述脉动阵列的每一列的两个权重移位寄存器链布置在所述矩阵乘法部件中。每个权重移位寄存器只连接至一个链，并且每个单元只连接至一个权重移位寄存器。每单元的权重矩阵寄存器配置为存储从权重移位寄存器接收到的权重输入。乘法部件耦合至所述权重矩阵寄存器并且配置为将所述权重矩阵寄存器的所述权重输入与矢量数据输入相乘以获得乘法结果。
低时延矩阵乘法部件

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