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- [发明专利]为多指令调度分支预测器的方法及装置-CN202310063126.2有效
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李祖松;郇丹丹
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北京微核芯科技有限公司
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2023-01-16
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2023-05-16
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G06F9/38
- 本公开提出了一种为多指令调度分支预测器的方法及装置，涉及计算机技术领域，该方法包括：确定分支预测器组；获取指令集合；获取初始取指地址和每条指令的指令类型；根据初始取指地址和指令的指令类型，确定N个分支预测器的使用顺序；按照使用顺序和指令集合中指令排列顺序，确定M个指令与N个分支预测器的对应关系；按照指令集合中指令的排列顺序和对应关系，调度对应的分支预测器以对指令集合中指令进行处理。通过获取初始取指地址，基于指令类型，来确定每一条指令对应的分支预测器，可以实现对分支预测器的快速分配，同时可以保证选取到每一个分支预测器的概率都是相同的，提升分支预测器的使用率和指令处理的效率。
- 指令调度分支预测方法装置
- [发明专利]存数指令的执行方法、系统及装置-CN202211468484.3有效
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郇丹丹;李祖松
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北京微核芯科技有限公司
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2022-11-22
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2023-05-12
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G06F12/0802
- 本公开关于一种存数指令的执行方法、系统及装置，属于计算机技术领域。其中，该方法包括：获取已发射的存数指令对应的待存储数据和待存储数据对应的虚拟存储地址；根据虚拟存储地址确定对应的物理地址；将待存储数据和物理地址发送至访存重定序队列，以进行访存指令重定序，访存指令包括存数指令；基于访存重定序队列中访存指令的程序执行序，将存数指令的待存储数据缓存至存数缓存队列中对应的目标缓存项内；将存数缓存队列中满足预设写入条件的缓存项内的数据写入高速缓冲存储器。本公开构建独立的存数指令的流水线，将取数指令和存数指令流水线解耦合，缩短存数指令的执行时间，提高指令执行效率。
- 指令执行方法系统装置
- [发明专利]乱序处理器中队列的队列项选择方法及装置-CN202310017030.2有效
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李祖松;郇丹丹
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北京微核芯科技有限公司
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2023-01-06
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2023-05-05
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G06F9/38
- 本公开提供了一种乱序处理器中队列的队列项选择方法及装置，涉及处理器技术领域，方法包括：根据队列中各队列项的标签值，生成队列的掩码位向量；根据队列中各队列项是否满足可执行条件，生成队列的可执行位向量；根据掩码位向量和可执行位向量，生成队列的选择位向量；将选择位向量中的目标位对应的队列项，确定为可执行队列项，其中目标位为选择位向量中首个对应值为第一预设值的位。能够减少从队列中选择可执行队列项时的选择逻辑，降低选择的复杂度，从而减小选择的延时，有效提高乱序处理器的性能，并且降低功耗、节约面积，以解决因乱序队列中队列项选择的硬件处理过程复杂而导致的处理器性能差、耗费较多的功耗和面积的问题。
- 处理器队列选择方法装置
- [发明专利]支持压缩指令的处理器指令处理装置和方法-CN202310057209.0有效
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郇丹丹;李祖松
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北京微核芯科技有限公司
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2023-01-16
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2023-05-02
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G06F9/30
- 本申请提出一种支持压缩指令的处理器指令处理装置和方法，装置包括程序计数器、第一指令存储器、第二指令存储器、对比模块、指令长度统一模块、预译码模块和处理模块，通过程序计数器读取N路缓冲指令的存储阵列和存储阵列对应的指令标签并进行存储，对比模块确定N路缓冲指令的指令标签是否命中，以选取命中指令标签时对应的命中路缓冲指令，再通过指令长度统一模块将命中路缓冲指令的存储阵列扩充为统一长度的标准指令，并通过预译码模块对标准指令预译码，通过处理模块对预译码得到的统一编码信息和有效指令的位向量进行流水级处理，由此，将N路缓冲指令转换为统一长度的标准指令进行预译码，简化预译码的处理逻辑，提高处理器的执行性能。
- 支持压缩指令处理器处理装置方法
- [发明专利]指令处理方法及其装置-CN202210004945.5有效
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郇丹丹;李祖松
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北京微核芯科技有限公司
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2022-01-05
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2022-09-23
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G06F9/30
- 本申请提出了一种指令处理方法及其装置，涉及计算机技术领域，该方法包括：获取指令寄存器中目标指令20位立即数中的8位立即数，将8位立即数存储至目标指令的空闲逻辑寄存器号域中，将目标指令的空闲逻辑寄存器号域在重命名过程中替换为空闲物理寄存器号域，将8位立即数重新存储至空闲物理寄存器号域，将重新存储后的目标指令传输至运算单元的发射队列中，将重新存储后的目标指令从发射队列发射至功能部件，在发射过程中将8位立即数存储至第一源操作数域。不需要将指令的20位立即数全部加载到立即数域，从而将各个流水级传输的立即数域都降为12位，以减少寄存器的使用，降低处理器的面积，节省成本。
- 指令处理方法及其装置
- [发明专利]乱序处理器中队列的访问方法及装置-CN202210446040.3有效
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李祖松;郇丹丹
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北京微核芯科技有限公司
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2022-04-26
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2022-07-19
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G06F9/38
- 本公开提供了一种乱序处理器中队列的访问方法及装置，涉及处理器技术领域，包括N项的队列分为L个体，每个体包括N/L项，N为L的整数倍；方法包括：获取当前拍的最大可出队项的数量M；确定队头指针所在的体以及在所在体中所在的项；根据队头指针所在的体、在所在体中所在的项、数量M以及指定的指令退出顺序，确定M个出队项中各出队项所在的目标体、在所在目标体中所在的目标项；根据各出队项所在的目标体以及目标项，分别从对应目标体中选出对应的项，并将对应的项的信息读出。可以减少队列中信息读出时的选择逻辑，从而减少延迟和功耗，提高处理器的性能，以解决因队列项内容的选择读出逻辑复杂而导致的处理器性能差、功耗高的问题。
- 处理器队列访问方法装置
- [发明专利]多核处理器访存一致性的验证系统及方法-CN202210131860.3有效
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李祖松;郇丹丹
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北京微核芯科技有限公司
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2022-02-14
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2022-04-22
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G06F9/30
- 本申请提出一种多核处理器访存一致性的验证系统及方法，其中，该系统包括：仿真器、模拟器、检查器和全局共享内存，其中，仿真器，用于将存数指令存入与处理器核对应的第一缓冲区，并将存数指令从与处理器核对应的第一缓冲区中写入高速缓冲存储器，以及将仿真器中的指令执行结果发送给检查器；模拟器，用于将存数指令存入与处理器核对应的第二缓冲区，并将存数指令从与处理器核对应的第二缓冲区中写入全局共享内存，以及将模拟器中的指令执行结果发送给检查器；检查器，用于对仿真器中的指令执行结果和模拟器中的指令执行结果进行一致性验证。本申请实现了多个处理器核对访存指令的定序，及仿真器和模拟器结果的可对比，从而验证仿真结果正确性。
- 多核处理器一致性验证系统方法
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