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[发明专利]结合行波进位加法器与可路由传播/生成信号在FPGA上构建动态块大小进位跳跃加法器-CN202210108842.3在审
发明人：马塞尔·戈特 -专利权人： EFINIX有限公司
申请日： 2022-01-28 - 公布日： 2022-08-02 - 主分类号： G06F7/505 文献下载
摘要：本发明涉及一种加法器，该加法器在现场可编程门阵列(FPGA)中实现。加法器具有第一行波进位加法器块，用于加法器的最低有效位。加法器具有块大小不同的多个进位跳跃加法器块。每个块大小与输入到块的位宽有关。块大小不同的进位跳跃加法器块用于加法器的多个位。加法器具有第二行波进位加法器块，用于加法器的最高有效位。
结合行波进位加法器路由传播生成信号 fpga 构建动态大小跳跃

[发明专利]一种可重构定浮点通用加法器-CN201710190120.6在审
发明人：潘红兵;朱志炜;王晨曦;秦子迪;王宇宣;李丽;李伟;何书专 -专利权人：南京大学
申请日： 2017-03-27 - 公布日： 2017-07-21 - 主分类号： G06F7/501 文献下载
摘要：本发明提供了一种可重构定浮点通用加法器，包括48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。有益效果所述加法器采用全流水结构，定点加法器基于并行前缀加法器做了相应的优化，在保证定点加法器运算性能的基础上，减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下，有效的提高了加法器的通用性。
一种可重构定浮点通用加法器

[发明专利]加法电路-CN98105995.3无效
发明人：寿国梁;本桥一则;陈颍;户松隆;周长明;陈桀 -专利权人：株式会社鹰山
申请日： 1998-04-15 - 公布日： 1998-11-04 - 主分类号： G06F7/42 文献下载
摘要：多值加法器包括,对多值输入的各位相加的并行加法单元、和将由该位的并行加法单元1－i输出的中间相加和Wi与一个低位数位的进位Ci－1相加的输出加法单元2－i。并行加法单元包括对各位的输入值进行相加的加法单元、将多值输出转换为数字数据的量化单元、将数字数据转换为“中间和”输出和进位输出的逻辑转换单元。上述单元由电压型电路构成。加权加法电路对电容耦合以并联方式连接可变的附加电容负荷,并根据电容耦合的负荷状况控制附加电容负荷。
加法电路

[外观设计]加法跳棋-CN02380879.9无效
发明人： -专利权人：
申请日： 2002-12-25 - 公布日： 2003-07-02 - 主分类号： 21-01 文献下载
摘要：1.跳棋由棋子1和棋盘2组成。棋子1-1有16个子，棋子1-2有12个子，棋子1-3有8个子，棋子1-4有4个子。2.棋子1-1、1-2、1-3、1-4形状一样，左视图、右视图、仰视图与俯视图相同，故省略。
加法跳棋

[发明专利]色彩格式转换方法及使用该方法的远程控制装置-CN200410001589.3无效
发明人：陈启民;蔡志铭 -专利权人：威达电股份有限公司
申请日： 2004-01-14 - 公布日： 2005-07-20 - 主分类号： H04N9/67 文献下载
摘要：一种色彩格式转换方法及使用该方法的远程控制装置，用以转换影像格式，该色彩格式转换方法包括：分析一RGB影像格式，产生一包括多个加法项的色彩转换表格；对该加法项进行加法程序以取得该YCbCr影像格式值。该加法程序包括：自一色彩转换表取得第一阶的多个加法项；将多个加法项的每两加法项分成同一组；然后利用一加法器对每一组加法项相加，以取得下一阶的加法项，其中加法器的位数与每一组加法项中的两加法项中最多位数的一项相符
色彩格式转换方法使用远程控制装置

[发明专利]调谐加法网络的方法-CN01803675.9无效
发明人：埃罗·库卡里 -专利权人：诺基亚公司
申请日： 2001-11-12 - 公布日： 2003-02-05 - 主分类号： H01P1/213 文献下载
摘要：本发明涉及一种加法网络，包括加法点(P)，它具有使加法网络分支和加法点耦接的接口，以及使加法点(P)和天线(ANT)耦接的接口，和布置在分支中的信道单元(TX1～TX3)，以及其通过频率对应于相应信道单元的频率的信道单元专用带通滤波器为了简化加法网络的调谐，在加法点(P)和天线(ANT)之间，把补偿部件(7)耦接在加法网络上，所述补偿部件的负载影响基本上对应于由与加法点耦接的分支给加法点(P)带来的负载。
调谐加法网络方法

[发明专利]能够支持加法和减法的加法器和支持加法和减法的方法-CN201410041976.3有效
发明人：俞炯硕;金硕镇 -专利权人：三星电子株式会社
申请日： 2014-01-28 - 公布日： 2019-03-01 - 主分类号： G06F7/50 文献下载
摘要：公开一种能够支持加法和减法的加法器和支持加法和减法的方法。在一个示例中，加法器支持最大n比特数据类型的减法运算，并且包括：多个第一加法区域，每个第一加法区域由预定单位数量的比特形成，并且被配置为接收多条输入的操作数据；一个或更多个第二加法区域，每个第二加法区域形成在所述多个第一加法区域之间
能够支持加法减法加法器方法

[发明专利]用多比特加法器并行进行多个少比特加法的方法及应用-CN202010550924.4有效
发明人：谢峥 -专利权人：眸芯科技（上海）有限公司
申请日： 2020-06-16 - 公布日： 2023-06-16 - 主分类号： G06F7/505 文献下载
摘要：本发明公开了用多比特加法器并行进行多个少比特加法的方法及应用，涉及数据处理技术领域。一种用多比特加法器并行进行多个少比特加法的方法，包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，利用分割形成的多个少比特加法器并行进行少比特加法本发明可以利用多比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力。
比特加法器并行进行多个少加法方法应用

[发明专利]一种FPGA加法树单粒子翻转故障检测方法及装置-CN201910166844.6有效
发明人：汪玉;葛广君;郭开元;李文硕 -专利权人：清华大学
申请日： 2019-03-06 - 公布日： 2020-04-24 - 主分类号： G06F11/22 文献下载
摘要：本发明公开了一种FPGA加法树单粒子翻转故障检测方法及装置，该方法包括：S1：定义加法树中最下层的二输入加法器为第1层加法器，比最下层高一层的为第2层加法器，直到最高层为第k层加法器；S2：针对第i层的加法器，对每个加法器进行各自二输入空间的遍历，并在加法树的最终输出端校验所有加法器二输入累加的结果；S3：根据加法树的遍历校验结果进行判决；S4：在第i层加法器通过遍历校验后，将第i层每个加法器的一个输入设为固定值，动态调整另一个输入，使两个输入的和遍历第i+1层加法器的输入空间，且令i＝i+1并继续执行S2。
一种 fpga 加法粒子翻转故障检测方法装置

[发明专利]一种光加法器、芯片和计算设备-CN202210993939.7在审
发明人：王峰 -专利权人：北京比特大陆科技有限公司
申请日： 2022-08-18 - 公布日： 2022-12-02 - 主分类号： G06F7/50 文献下载
摘要：本申请提供一种光加法器、芯片和计算设备。光加法器包括第一加法器和第二加法器。第一加法器被配置为对第一输入信号进行第一加法运算。第一加法器包括第一进位输出层。第一进位输出层被配置为输出第一进位信号。第一进位信号是由第一加法运算得到的。第二加法器被配置为对第一进位信号以及第二输入信号进行第二加法运算。第二加法器包括第二进位输入层。第二进位输入层被配置为接收第一进位信号。本申请减少了实现芯片中光加法器所需的调制层数量和占用空间，并且有效控制了各加法器的输入信号和输出信号的传播距离。
一种加法器芯片计算设备

[发明专利]一种计1器电路-CN201310488850.6有效
发明人：雷绍充;王兴全 -专利权人：陕西万达信息工程有限公司
申请日： 2013-10-17 - 公布日： 2014-02-26 - 主分类号： H03K21/02 文献下载
摘要：本发明公开了一种计1器电路，包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括进位保留加法器
一种电路

[发明专利]一种基于并行循环压缩的余数运算电路及方法-CN201910861698.9有效
发明人：高剑刚;刘骁;赵冠一;张昆;唐勇;谢军;朱巍;王之辰 -专利权人：无锡江南计算技术研究所
申请日： 2019-09-12 - 公布日： 2021-01-26 - 主分类号： G06F7/72 文献下载
摘要：包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
一种基于并行循环压缩余数运算电路方法

[发明专利]一种高性能非精确浮点加法器及其应用方法-CN201410451869.8在审
发明人：刘伟强;王成华;钱亮宇 -专利权人：南京航空航天大学
申请日： 2014-09-09 - 公布日： 2014-12-24 - 主分类号： G06F7/485 文献下载
摘要：本发明公开了一种高性能非精确浮点加法器及其应用方法，该非精确浮点加法器由非精确指数加法器、尾数交换单元、移位单元、非精确尾数加法器、符号逻辑单元、指数更新单元以及非精确规则化单元组成，所述非精确指数加法器和非精确尾数加法器的高位m比特为精确定点加法器、低位n比特为非精确定点加法器。在应用本发明时，非精确指数和尾数加法器中精确定点加法器的位数以及非精确定点加法器的位数需要通过软件仿真的方法确定。本发明可以接受符合IEEE754协议的各种精度的浮点数，是一种新型的高速、低功耗、小面积的浮点加法器，在嵌入式数字信号处理器领域具有广阔的应用前景。
一种性能精确浮点加法器及其应用方法

[发明专利]具有细粒度精确可重构近似计算的分层加法树结构模块-CN202210902019.X在审
发明人：张浩;孙红兵 -专利权人：中国电子科技集团公司第十四研究所
申请日： 2022-07-29 - 公布日： 2022-10-21 - 主分类号： G06F7/501 文献下载
摘要：本发明涉及一种具有细粒度精确可重构近似计算的分层加法树结构模块，包括多数据输入模块、加法器树构造生成模块、计算及结果输出模块；多数据输入模块接收加数，并对近似加法器计算进行定义，接收用户所需精度配置；加法器树构造生成模块输入端接收加法数；经初始化后的加法树层数将被传输至近似加法器树构造模块中，完成具有细粒度精确可重构近似加法模块的生成；计算及结果输出模块将上一级中生成的近似加法器进行近似加法运算，完成最终的近似计算任务，对近似计算过程中各层需要的精度进行控制本发明实现了对于数据向量的近似加法计算，活动更高的能量效率和合适的精度，解决了现有近似加法器配置方案无法应对数据向量计算的问题。
具有细粒度精确可重构近似计算分层加法结构模块

[发明专利]加法器装置、数据累加方法及数据处理装置-CN201510863726.2有效
发明人：李震;刘少礼;张士锦;罗韬;钱诚;陈云霁;陈天石 -专利权人：中国科学院计算技术研究所
申请日： 2015-12-01 - 公布日： 2017-05-10 - 主分类号： G06N3/06 文献下载
摘要：本发明公开一种加法器装置、数据累加方法及数据处理装置，所述加法器装置包括第一加法器模块，具有由多级加法器阵列构成的加法树单元和第一控制单元，加法树单元基于第一控制单元的控制信号采用逐级累加的方式累加数据；第二加法器模块，包括两输入加减操作单元和第二控制单元，对输入数据进行加法或减法运算；移位操作模块，用于对第一加法器模块的输出数据进行左移位操作；与操作模块，用于对移位操作模块的输出数据和第二加法器模块的输出数据进行与操作；控制器模块，用于控制第一加法器模块及第二加法器模块的数据输入，控制移位操作模块的移位操作，以及控制第一控制单元及第二控制单元的控制信号的发射。
加法器装置数据累加方法数据处理

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