[发明专利]一种FPGA通用IO动态配置上下拉电阻的方法在审
| 申请号： | 202211363666.4 | 申请日： | 2022-11-02 |
| 公开（公告）号： | CN115694473A | 公开（公告）日： | 2023-02-03 |
| 发明（设计）人： | 崔炳磊;史卫东;吴焜;林茂 | 申请（专利权）人： | 上海中基国威电子股份有限公司;广州中基国威电子科技有限公司 |
| 主分类号： | H03K19/17788 | 分类号： | H03K19/17788 |
| 代理公司： | 上海汇齐专利代理事务所(普通合伙) 31364 | 代理人： | 童强 |
| 地址： | 200000 上海市浦东新区中国*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种FPGA通用IO动态配置上下拉电阻的方法，包括以下步骤：S1、添加上下拉驱动IO；S2、添加串联电阻，根据开发方案的需求在通用IO和上下拉驱动IO间串联电阻；S3、添加输出使能端；S4、添加输出驱动端。本发明利用FPGA的IO资源富裕的特性，为每个需要动态配置上下拉的通用IO，增加一个上下拉驱动IO，可实现FPGA的通用IO动态配置上下拉电阻。 | ||
| 搜索关键词： | 一种 fpga 通用 io 动态 配置 下拉 电阻 方法 | ||
【主权项】：
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- 2022-11-02 - 2023-02-03 - H03K19/17788
- 本发明公开了一种FPGA通用IO动态配置上下拉电阻的方法，包括以下步骤：S1、添加上下拉驱动IO；S2、添加串联电阻，根据开发方案的需求在通用IO和上下拉驱动IO间串联电阻；S3、添加输出使能端；S4、添加输出驱动端。本发明利用FPGA的IO资源富裕的特性，为每个需要动态配置上下拉的通用IO，增加一个上下拉驱动IO，可实现FPGA的通用IO动态配置上下拉电阻。
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