[发明专利]具有低速SerDes接口的发送器、接收器及其电路设计方法有效
| 申请号： | 202110731602.4 | 申请日： | 2021-06-29 |
| 公开（公告）号： | CN113572486B | 公开（公告）日： | 2022-06-24 |
| 发明（设计）人： | 张传波;吕平;刘勤让;虎艳宾;李沛杰;张丽;沈剑良;张帆;张文建;丁瑞浩 | 申请（专利权）人： | 中国人民解放军战略支援部队信息工程大学 |
| 主分类号： | H04B1/04 | 分类号： | H04B1/04;H04B1/16;H04L69/18 |
| 代理公司： | 郑州大通专利商标代理有限公司 41111 | 代理人： | 张立强 |
| 地址： | 450000 河*** | 国省代码： | 河南;41 |
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| 摘要： | 本发明提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。该发送器包括SerDes模拟电路和SerDes数字电路，SerDes数字电路包括：四分频模块，用于将SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t。 | ||
| 搜索关键词： | 具有 低速 serdes 接口 发送 接收器 及其 电路设计 方法 | ||
【主权项】：
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